JPH1070197A - スプリット・ゲート酸化物を備えた高集積度ｃｍｏｓ回路及びその作成法 - Google Patents
スプリット・ゲート酸化物を備えた高集積度ｃｍｏｓ回路及びその作成法Info
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- JPH1070197A JPH1070197A JP9186994A JP18699497A JPH1070197A JP H1070197 A JPH1070197 A JP H1070197A JP 9186994 A JP9186994 A JP 9186994A JP 18699497 A JP18699497 A JP 18699497A JP H1070197 A JPH1070197 A JP H1070197A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【課題】 スプリット・ゲート酸化物を備えた高集積度
ＣＭＯＳ回路を提供する。 【解決手段】 ＣＭＯＳデバイスを作成する方法は、第
１導電形のＰＭＯＳ領域６０を作成する段階と、ＰＭＯ
Ｓ領域６０に隣接して第２導電形のＮＭＯＳ領域６２を
作成する段階と、ＰＭＯＳ領域６０とＮＭＯＳ領域６２
との上にＮＭＯＳ領域の上よりもＰＭＯＳ領域の上で小
さな厚さを有する絶縁体層６４および６６を作成する段
階と、絶縁体層の上に共通ゲート４８を作成する段階
と、ＰＭＯＳ領域６０の中でかつ共通ゲート４８に整合
して第２導電形のＰＭＯＳソース／ドレイン領域４０お
よび４２を作成する段階と、ＮＭＯＳ領域６２の中でか
つ共通ゲート４８に整合して第１導電形のＮＭＯＳソー
ス／ドレイン領域４４および４６を作成する段階と、を
有する。
ＣＭＯＳ回路を提供する。 【解決手段】 ＣＭＯＳデバイスを作成する方法は、第
１導電形のＰＭＯＳ領域６０を作成する段階と、ＰＭＯ
Ｓ領域６０に隣接して第２導電形のＮＭＯＳ領域６２を
作成する段階と、ＰＭＯＳ領域６０とＮＭＯＳ領域６２
との上にＮＭＯＳ領域の上よりもＰＭＯＳ領域の上で小
さな厚さを有する絶縁体層６４および６６を作成する段
階と、絶縁体層の上に共通ゲート４８を作成する段階
と、ＰＭＯＳ領域６０の中でかつ共通ゲート４８に整合
して第２導電形のＰＭＯＳソース／ドレイン領域４０お
よび４２を作成する段階と、ＮＭＯＳ領域６２の中でか
つ共通ゲート４８に整合して第１導電形のＮＭＯＳソー
ス／ドレイン領域４４および４６を作成する段階と、を
有する。
Description
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
半導体電子デバイス及びその作成法に関する。さらに詳
細にいえば、本発明はスプリット・ゲート酸化物を有す
るＣＭＯＳトランジスタ及びその作成法に関する。
半導体電子デバイス及びその作成法に関する。さらに詳
細にいえば、本発明はスプリット・ゲート酸化物を有す
るＣＭＯＳトランジスタ及びその作成法に関する。
【０００２】
【発明が解決しようとする課題】現在の電子部品に用い
られているデバイスの多くは、相補的金属・酸化物・半
導体（ＣＭＯＳ）に基づいている。すべてのディジタル
ＣＭＯＳ回路を組み立てている基本ブロックは、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとを組み合わせ
て反転器を形成することである。ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとの相補作用により、このＣＭ
ＯＳ回路が入力信号を反転する。すべてのＣＭＯＳ回路
の１つの問題点は、ＰＭＯＳデバイスの駆動性能が同じ
寸法のＮＭＯＳデバイスの駆動性能よりも数倍低いこと
である。この効果はＰＭＯＳデバイスの中の多数キャリ
アがホールであり、そしてホールの移動度が電子の移動
度よりも小さいという事実によるものである。
られているデバイスの多くは、相補的金属・酸化物・半
導体（ＣＭＯＳ）に基づいている。すべてのディジタル
ＣＭＯＳ回路を組み立てている基本ブロックは、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとを組み合わせ
て反転器を形成することである。ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとの相補作用により、このＣＭ
ＯＳ回路が入力信号を反転する。すべてのＣＭＯＳ回路
の１つの問題点は、ＰＭＯＳデバイスの駆動性能が同じ
寸法のＮＭＯＳデバイスの駆動性能よりも数倍低いこと
である。この効果はＰＭＯＳデバイスの中の多数キャリ
アがホールであり、そしてホールの移動度が電子の移動
度よりも小さいという事実によるものである。
【０００３】ＰＭＯＳとＮＭＯＳの駆動電流が対称的で
ないことに関する最も普通の解決法は、与えられたゲー
ト電圧に対しさらに大きな駆動電流が流れることが可能
なように、ＰＭＯＳデバイスを幅の大きなゲートを有す
るように設計することである。この単純な解決法により
ＮＭＯＳデバイスとＰＭＯＳデバイスとの特性を均衡さ
せることができるが、シリコンという現実の資産を消費
することになる。典型的な実施例では、図１の先行技術
のデバイスに示されているように、均衡したＣＭＯＳ構
成体では、ＰＭＯＳデバイスのゲート幅はＮＭＯＳデバ
イスのゲート幅よりも２倍ないし３倍大きいであろう。
ないことに関する最も普通の解決法は、与えられたゲー
ト電圧に対しさらに大きな駆動電流が流れることが可能
なように、ＰＭＯＳデバイスを幅の大きなゲートを有す
るように設計することである。この単純な解決法により
ＮＭＯＳデバイスとＰＭＯＳデバイスとの特性を均衡さ
せることができるが、シリコンという現実の資産を消費
することになる。典型的な実施例では、図１の先行技術
のデバイスに示されているように、均衡したＣＭＯＳ構
成体では、ＰＭＯＳデバイスのゲート幅はＮＭＯＳデバ
イスのゲート幅よりも２倍ないし３倍大きいであろう。
【０００４】図１に示された先行技術によるＣＭＯＳ反
転器の配置設計では、ＰＭＯＳトランジスタのためのソ
ース領域２０およびドレイン領域２２と、ＮＭＯＳトラ
ンジスタのためのソース領域２４およびドレイン領域２
６と、共通ゲート２８と、導電線路３０、３２および３
４と、入力電圧Ｖinと、出力電圧Ｖout と、基準電圧Ｖ
highおよびＶlow とが備えられる。ＮＭＯＳトランジス
タとＰＭＯＳトランジスタとの共通ゲート２８は、入力
としての役割を果たす。ＮＭＯＳトランジスタのソース
領域２４とＰＭＯＳトランジスタのドレイン領域２２と
は導電線路３０により相互に接続され、そして導電線路
３０はこの反転器の出力としての役割を果たす。最後
に、導電線路３２はＰＭＯＳトランジスタのソース領域
２０を基準電圧Ｖhighに接続し、そして導電線路３４は
ＮＭＯＳトランジスタのドレイン領域２６を基準電圧Ｖ
low に接続する。図１に示された先行技術のデバイスで
は、ＰＭＯＳの幅Ｗp はＮＭＯＳの幅Ｗn の約２．５倍
である。
転器の配置設計では、ＰＭＯＳトランジスタのためのソ
ース領域２０およびドレイン領域２２と、ＮＭＯＳトラ
ンジスタのためのソース領域２４およびドレイン領域２
６と、共通ゲート２８と、導電線路３０、３２および３
４と、入力電圧Ｖinと、出力電圧Ｖout と、基準電圧Ｖ
highおよびＶlow とが備えられる。ＮＭＯＳトランジス
タとＰＭＯＳトランジスタとの共通ゲート２８は、入力
としての役割を果たす。ＮＭＯＳトランジスタのソース
領域２４とＰＭＯＳトランジスタのドレイン領域２２と
は導電線路３０により相互に接続され、そして導電線路
３０はこの反転器の出力としての役割を果たす。最後
に、導電線路３２はＰＭＯＳトランジスタのソース領域
２０を基準電圧Ｖhighに接続し、そして導電線路３４は
ＮＭＯＳトランジスタのドレイン領域２６を基準電圧Ｖ
low に接続する。図１に示された先行技術のデバイスで
は、ＰＭＯＳの幅Ｗp はＮＭＯＳの幅Ｗn の約２．５倍
である。
【０００５】
【課題を解決するための手段】全体的にいえば本発明の
１つの形式の実施例では、ＣＭＯＳデバイスを作成する
方法は、第１導電形のＰＭＯＳ領域を作成する段階と、
前記ＰＭＯＳ領域に隣接して第２導電形のＮＭＯＳ領域
を作成する段階と、前記ＰＭＯＳ領域と前記ＮＭＯＳ領
域との上に前記ＮＭＯＳ領域の上よりも前記ＰＭＯＳ領
域の上で小さな厚さを有する絶縁体層を作成する段階
と、前記絶縁体層の上に共通ゲートを作成する段階と、
前記ＰＭＯＳ領域の中でかつ前記共通ゲートに整合して
第２導電形のＰＭＯＳソース／ドレイン領域を作成する
段階と、前記ＮＭＯＳ領域の中でかつ前記共通ゲートに
整合して第１導電形のＮＭＯＳソース／ドレイン領域を
作成する段階と、を有する。
１つの形式の実施例では、ＣＭＯＳデバイスを作成する
方法は、第１導電形のＰＭＯＳ領域を作成する段階と、
前記ＰＭＯＳ領域に隣接して第２導電形のＮＭＯＳ領域
を作成する段階と、前記ＰＭＯＳ領域と前記ＮＭＯＳ領
域との上に前記ＮＭＯＳ領域の上よりも前記ＰＭＯＳ領
域の上で小さな厚さを有する絶縁体層を作成する段階
と、前記絶縁体層の上に共通ゲートを作成する段階と、
前記ＰＭＯＳ領域の中でかつ前記共通ゲートに整合して
第２導電形のＰＭＯＳソース／ドレイン領域を作成する
段階と、前記ＮＭＯＳ領域の中でかつ前記共通ゲートに
整合して第１導電形のＮＭＯＳソース／ドレイン領域を
作成する段階と、を有する。
【０００６】
【発明の実施の形態】異なる図面の対応する番号および
記号は、特に断らない限り対応する部品を表す。
記号は、特に断らない限り対応する部品を表す。
【０００７】ＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタに対し厚さの異なる２種類のゲート酸化物（絶
縁体）を用いることにより、ＣＭＯＳデバイスにおいて
極めて小さなセル寸法を達成することができる。この方
式はうまくいっている。それは、ＮＭＯＳトランジスタ
およびＰＭＯＳトランジスタの駆動電流が次の式の関数
として表されるからである。
ンジスタに対し厚さの異なる２種類のゲート酸化物（絶
縁体）を用いることにより、ＣＭＯＳデバイスにおいて
極めて小さなセル寸法を達成することができる。この方
式はうまくいっている。それは、ＮＭＯＳトランジスタ
およびＰＭＯＳトランジスタの駆動電流が次の式の関数
として表されるからである。
【０００８】
【数１】Ｉd 〜Ｗ＋Ｃi ＝Ｗ＋（Ｍi ／ｄ）
【０００９】ここで、Ｉd は駆動電流、Ｗはゲートの
幅、ｄはゲート絶縁体の厚さである。前記の式に示され
ているように、駆動電流はゲートの幅の増大に比例して
増大し、そしてゲートの厚さの減少に比例して増大す
る。ＰＭＯＳゲート酸化物をさらに薄くすることができ
る処理工程は、駆動電流を増大させることに関して、Ｐ
ＭＯＳトランジスタのゲート幅を増大させるのと設計上
同じ効果を有する。ゲート絶縁体の厚さを制御すること
により、図２に示されているように、ＰＭＯＳデバイス
およびＮＭＯＳデバイスに対して同じゲート幅を有する
反転器回路の配置設計が得られている。ＰＭＯＳトラン
ジスタのゲート絶縁体の厚さがＮＭＯＳトランジスタの
ゲート絶縁体の厚さの約半分である場合に、この配置設
計が達成される。
幅、ｄはゲート絶縁体の厚さである。前記の式に示され
ているように、駆動電流はゲートの幅の増大に比例して
増大し、そしてゲートの厚さの減少に比例して増大す
る。ＰＭＯＳゲート酸化物をさらに薄くすることができ
る処理工程は、駆動電流を増大させることに関して、Ｐ
ＭＯＳトランジスタのゲート幅を増大させるのと設計上
同じ効果を有する。ゲート絶縁体の厚さを制御すること
により、図２に示されているように、ＰＭＯＳデバイス
およびＮＭＯＳデバイスに対して同じゲート幅を有する
反転器回路の配置設計が得られている。ＰＭＯＳトラン
ジスタのゲート絶縁体の厚さがＮＭＯＳトランジスタの
ゲート絶縁体の厚さの約半分である場合に、この配置設
計が達成される。
【００１０】図２は、スプリット・ゲート酸化物ＣＭＯ
Ｓデバイスの１つの好ましい実施例の平面図である。図
２のデバイスは、ＰＭＯＳトランジスタに対するソース
領域４０およびドレイン領域４２と、ＮＭＯＳトランジ
スタに対するソース領域４４およびドレイン領域４６
と、ＰＭＯＳゲートおよびＮＭＯＳゲートとしての役割
を果たす共通ゲート４８と、導電線路５０、５２および
５４と、入力電圧Ｖinと、出力電圧Ｖout と、基準電圧
Ｖhighおよび基準電圧Ｖlow とを有する。ＮＭＯＳトラ
ンジスタおよびＰＭＯＳトランジスタの共通ゲート４８
は、は入力としての役割を果たす。ＮＭＯＳトランジス
タのソース４４とＰＭＯＳトランジスタのドレイン４２
は導電線路５０により相互に接続され、そしてこの反転
器出力としての役割を果たす。導電線路５２はＰＭＯＳ
トランジスタのソース領域４０を基準電圧Ｖhighに接続
し、そして導電線路５４はＮＭＯＳトランジスタのドレ
イン４６を基準電圧Ｖlow に接続する。図２の好ましい
実施例では、ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタは同じ幅Ｗを有する。
Ｓデバイスの１つの好ましい実施例の平面図である。図
２のデバイスは、ＰＭＯＳトランジスタに対するソース
領域４０およびドレイン領域４２と、ＮＭＯＳトランジ
スタに対するソース領域４４およびドレイン領域４６
と、ＰＭＯＳゲートおよびＮＭＯＳゲートとしての役割
を果たす共通ゲート４８と、導電線路５０、５２および
５４と、入力電圧Ｖinと、出力電圧Ｖout と、基準電圧
Ｖhighおよび基準電圧Ｖlow とを有する。ＮＭＯＳトラ
ンジスタおよびＰＭＯＳトランジスタの共通ゲート４８
は、は入力としての役割を果たす。ＮＭＯＳトランジス
タのソース４４とＰＭＯＳトランジスタのドレイン４２
は導電線路５０により相互に接続され、そしてこの反転
器出力としての役割を果たす。導電線路５２はＰＭＯＳ
トランジスタのソース領域４０を基準電圧Ｖhighに接続
し、そして導電線路５４はＮＭＯＳトランジスタのドレ
イン４６を基準電圧Ｖlow に接続する。図２の好ましい
実施例では、ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタは同じ幅Ｗを有する。
【００１１】図３は、図２のデバイスの横断面図であ
る。図３には、共通ゲート４８と、Ｎ形ＰＭＯＳ領域６
０と、Ｐ形ＮＭＯＳ領域６２と、ＰＭＯＳ酸化物領域６
４（ＰＭＯＳ絶縁体）と、ＮＭＯＳ酸化物領域６６（Ｎ
ＭＯＳ絶縁体）と、ＰＭＯＳ酸化物の厚さＤP と、ＮＭ
ＯＳ酸化物の厚さＤN とが示されている。この好ましい
実施例では、ＰＭＯＳ酸化物の厚さＤP はＮＭＯＳ酸化
物の厚さＤN のほぼ半分である。図４および図５は、図
３のデバイスを製造する際の２つの段階を示した図であ
る。
る。図３には、共通ゲート４８と、Ｎ形ＰＭＯＳ領域６
０と、Ｐ形ＮＭＯＳ領域６２と、ＰＭＯＳ酸化物領域６
４（ＰＭＯＳ絶縁体）と、ＮＭＯＳ酸化物領域６６（Ｎ
ＭＯＳ絶縁体）と、ＰＭＯＳ酸化物の厚さＤP と、ＮＭ
ＯＳ酸化物の厚さＤN とが示されている。この好ましい
実施例では、ＰＭＯＳ酸化物の厚さＤP はＮＭＯＳ酸化
物の厚さＤN のほぼ半分である。図４および図５は、図
３のデバイスを製造する際の２つの段階を示した図であ
る。
【００１２】スプリット・ゲート酸化物を作成する１つ
の簡単な方法は、酸化の前にＰＭＯＳトランジスタのゲ
ートの表面に窒素のような部材を注入する、または窒素
のような部材で表面処理をすることである。窒素は表面
反応速度を変えさせ、それにより酸化物の成長が抑制さ
れる。したがってＰＭＯＳゲート・シリコンに窒素を導
入する処理工程は、同じ酸化工程の下で、ＰＭＯＳゲー
ト酸化物の厚さがＮＭＯＳの対応部分の厚さよりも小さ
いことが確実に得られる好ましい方法である。Ｂ．ドイ
ル（Ｂ．Ｄｏｙｌｅ）ほか名の論文「シリコンＣＭＯＳ
処理工程における厚さの異なるゲート酸化物の同時成長
（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｇｒｏｗｔｈ ｏｆ Ｄ
ｉｆｆｅｒｅｎｔ Ｔｈｉｃｋｎｅｓｓ Ｇａｔｅ Ｏ
ｘｉｄｅｓ ｉｎ Ｓｉｌｉｃｏｎ ＣＭＯＳ Ｐｒｏ
ｃｅｓｓｉｎｇ）」、ＩＥＥＥＥｌｅｃ．Ｄｅｖ．Ｌｅ
ｔｔ．、第Ｖ１６．７号（１９９５年）はゲート酸化物
に及ぼすこのような効果を開示している。そして注入さ
れた窒素は成長速度を少なくとも２倍の因子だけ抑制す
ることができることを報告している。窒素の注入を利用
することによりまた、余分の処理工程段階を減らすこと
ができ、および他のスプリット・ゲート技術に伴う影響
であるマイナスの歩留り効果を避けることができる。
の簡単な方法は、酸化の前にＰＭＯＳトランジスタのゲ
ートの表面に窒素のような部材を注入する、または窒素
のような部材で表面処理をすることである。窒素は表面
反応速度を変えさせ、それにより酸化物の成長が抑制さ
れる。したがってＰＭＯＳゲート・シリコンに窒素を導
入する処理工程は、同じ酸化工程の下で、ＰＭＯＳゲー
ト酸化物の厚さがＮＭＯＳの対応部分の厚さよりも小さ
いことが確実に得られる好ましい方法である。Ｂ．ドイ
ル（Ｂ．Ｄｏｙｌｅ）ほか名の論文「シリコンＣＭＯＳ
処理工程における厚さの異なるゲート酸化物の同時成長
（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｇｒｏｗｔｈ ｏｆ Ｄ
ｉｆｆｅｒｅｎｔ Ｔｈｉｃｋｎｅｓｓ Ｇａｔｅ Ｏ
ｘｉｄｅｓ ｉｎ Ｓｉｌｉｃｏｎ ＣＭＯＳ Ｐｒｏ
ｃｅｓｓｉｎｇ）」、ＩＥＥＥＥｌｅｃ．Ｄｅｖ．Ｌｅ
ｔｔ．、第Ｖ１６．７号（１９９５年）はゲート酸化物
に及ぼすこのような効果を開示している。そして注入さ
れた窒素は成長速度を少なくとも２倍の因子だけ抑制す
ることができることを報告している。窒素の注入を利用
することによりまた、余分の処理工程段階を減らすこと
ができ、および他のスプリット・ゲート技術に伴う影響
であるマイナスの歩留り効果を避けることができる。
【００１３】図４および図５は、図３の好ましい実施例
を作成する方法を詳細に説明した図である。図４には、
Ｐ形ＰＭＯＳ領域６０とＮ形ＮＭＯＳ領域６２とが示さ
れている。図４に示されているように、表面がパターン
に作成され、そして窒素が注入され、そしてその後窒素
注入領域７０を作成するために焼鈍しが行われる。それ
から図５に示されているように、酸化物領域６４および
酸化物領域６６の成長が行われる。その後酸化物領域６
４および酸化物領域６６の上に、図３に示されているよ
うなエピタクシャル層（共通ゲート）４８が作成され
る。
を作成する方法を詳細に説明した図である。図４には、
Ｐ形ＰＭＯＳ領域６０とＮ形ＮＭＯＳ領域６２とが示さ
れている。図４に示されているように、表面がパターン
に作成され、そして窒素が注入され、そしてその後窒素
注入領域７０を作成するために焼鈍しが行われる。それ
から図５に示されているように、酸化物領域６４および
酸化物領域６６の成長が行われる。その後酸化物領域６
４および酸化物領域６６の上に、図３に示されているよ
うなエピタクシャル層（共通ゲート）４８が作成され
る。
【００１４】次に当業者には周知の方法により、図６お
よび図７に示されているように、ソース／ドレイン領域
４０、４２、４４および４６が作成される。図６は、Ｐ
ＭＯＳトランジスタのソース／ドレイン領域の横断面図
である。図６には、Ｐ形ＰＭＯＳソース領域４０と、Ｐ
形ＰＭＯＳドレイン領域４２と、Ｎ形領域６０と、ＰＭ
ＯＳ酸化物領域６４と、共通ゲート４８（ＰＭＯＳゲー
ト）と、ＰＭＯＳ酸化物の厚さＤP とが示されている。
図７は、ＮＭＯＳトランジスタのソース／ドレイン領域
の横断面図である。図７には、Ｎ形ＮＭＯＳソース領域
４４と、Ｎ形ＮＭＯＳドレイン領域４６と、Ｐ形領域６
２と、ＮＭＯＳ酸化物領域６６と、共通ゲート４８（Ｎ
ＭＯＳゲート）と、ＮＭＯＳ酸化物の厚さＤN とが示さ
れている。
よび図７に示されているように、ソース／ドレイン領域
４０、４２、４４および４６が作成される。図６は、Ｐ
ＭＯＳトランジスタのソース／ドレイン領域の横断面図
である。図６には、Ｐ形ＰＭＯＳソース領域４０と、Ｐ
形ＰＭＯＳドレイン領域４２と、Ｎ形領域６０と、ＰＭ
ＯＳ酸化物領域６４と、共通ゲート４８（ＰＭＯＳゲー
ト）と、ＰＭＯＳ酸化物の厚さＤP とが示されている。
図７は、ＮＭＯＳトランジスタのソース／ドレイン領域
の横断面図である。図７には、Ｎ形ＮＭＯＳソース領域
４４と、Ｎ形ＮＭＯＳドレイン領域４６と、Ｐ形領域６
２と、ＮＭＯＳ酸化物領域６６と、共通ゲート４８（Ｎ
ＭＯＳゲート）と、ＮＭＯＳ酸化物の厚さＤN とが示さ
れている。
【００１５】スプリット・ゲート酸化物ＣＭＯＳデバイ
スの好ましい実施例により、ＳＲＡＭデバイスおよびＤ
ＲＡＭデバイスのように、ＣＭＯＳ部品を繰り返し有す
る回路を備えたＣＭＯＳデバイスに対し、チップ面積領
域が小さいという利点が得られる。
スの好ましい実施例により、ＳＲＡＭデバイスおよびＤ
ＲＡＭデバイスのように、ＣＭＯＳ部品を繰り返し有す
る回路を備えたＣＭＯＳデバイスに対し、チップ面積領
域が小さいという利点が得られる。
【００１６】前記において、１つの好ましい実施例が詳
細に説明されたが、前記で説明された実施例とは異なる
がなお請求項に含まれる実施例は可能である。これらの
実施例はすべて本発明の範囲内に包含されることを理解
しなければならない。
細に説明されたが、前記で説明された実施例とは異なる
がなお請求項に含まれる実施例は可能である。これらの
実施例はすべて本発明の範囲内に包含されることを理解
しなければならない。
【００１７】例えば、ＰＭＯＳ酸化物の成長速度を減少
させる処理工程の代わりに、ＮＭＯＳ酸化物の成長速度
を増大させる処理工程を用いることができるであろう。
また酸化物の最適の成長速度を得るために、これら２つ
の処理工程を組み合わせて用いることができるであろ
う。
させる処理工程の代わりに、ＮＭＯＳ酸化物の成長速度
を増大させる処理工程を用いることができるであろう。
また酸化物の最適の成長速度を得るために、これら２つ
の処理工程を組み合わせて用いることができるであろ
う。
【００１８】例示された実施例について本発明を説明し
たが、この説明は本発明の範囲がこれらの実施例に限定
されることを意味するものではない。本発明の他の実施
例と共に、例示された実施例を種々に変更した実施例お
よび種々に組み合わせ実施例の可能であることは、前記
説明から当業者にはすぐに分かるであろう。したがっ
て、本発明はこのような変更実施例および組合せ実施例
をすべて包含するものと理解しなければならない。
たが、この説明は本発明の範囲がこれらの実施例に限定
されることを意味するものではない。本発明の他の実施
例と共に、例示された実施例を種々に変更した実施例お
よび種々に組み合わせ実施例の可能であることは、前記
説明から当業者にはすぐに分かるであろう。したがっ
て、本発明はこのような変更実施例および組合せ実施例
をすべて包含するものと理解しなければならない。
【００１９】以上の説明に関して更に以下の項を開示す
る。 （１）ＰＭＯＳ領域を作成する段階と、ＮＭＯＳ領域を
作成する段階と、前記ＰＭＯＳ領域の表面を窒素で処理
する段階と、前記ＮＭＯＳ領域の上に第１酸化物領域を
作成する段階と、前記ＰＭＯＳ領域の上に前記第１酸化
物領域よりも薄い第２酸化物領域を作成する段階と、前
記ＮＭＯＳ領域の上に配置された前記第１酸化物領域の
上にＮＭＯＳゲートを作成する段階と、前記ＮＭＯＳ領
域の上に配置された前記第２酸化物領域の上にＰＭＯＳ
ゲートを作成する段階と、を有するＣＭＯＳデバイスを
作成する方法。
る。 （１）ＰＭＯＳ領域を作成する段階と、ＮＭＯＳ領域を
作成する段階と、前記ＰＭＯＳ領域の表面を窒素で処理
する段階と、前記ＮＭＯＳ領域の上に第１酸化物領域を
作成する段階と、前記ＰＭＯＳ領域の上に前記第１酸化
物領域よりも薄い第２酸化物領域を作成する段階と、前
記ＮＭＯＳ領域の上に配置された前記第１酸化物領域の
上にＮＭＯＳゲートを作成する段階と、前記ＮＭＯＳ領
域の上に配置された前記第２酸化物領域の上にＰＭＯＳ
ゲートを作成する段階と、を有するＣＭＯＳデバイスを
作成する方法。
【００２０】（２） 第１導電形のＰＭＯＳ領域を作成
する段階と、前記ＰＭＯＳ領域に隣接して第２導電形の
ＮＭＯＳ領域を作成する段階と、前記ＰＭＯＳ領域およ
び前記ＮＭＯＳ領域の上に絶縁体層を前記ＮＭＯＳ領域
の上よりも前記ＰＭＯＳ領域の上では薄いように作成す
る段階と、前記絶縁体層の上に共通ゲートを作成する段
階と、前記ＰＭＯＳ領域の中でかつ前記共通ゲートに整
合して、第２導電形のＰＭＯＳソース／ドレイン領域を
作成する段階と、前記ＮＭＯＳ領域の中でかつ前記共通
ゲートに整合して、第１導電形のＮＭＯＳソース／ドレ
イン領域を作成する段階と、を有するＣＭＯＳデバイス
を作成する方法。
する段階と、前記ＰＭＯＳ領域に隣接して第２導電形の
ＮＭＯＳ領域を作成する段階と、前記ＰＭＯＳ領域およ
び前記ＮＭＯＳ領域の上に絶縁体層を前記ＮＭＯＳ領域
の上よりも前記ＰＭＯＳ領域の上では薄いように作成す
る段階と、前記絶縁体層の上に共通ゲートを作成する段
階と、前記ＰＭＯＳ領域の中でかつ前記共通ゲートに整
合して、第２導電形のＰＭＯＳソース／ドレイン領域を
作成する段階と、前記ＮＭＯＳ領域の中でかつ前記共通
ゲートに整合して、第１導電形のＮＭＯＳソース／ドレ
イン領域を作成する段階と、を有するＣＭＯＳデバイス
を作成する方法。
【００２１】（３） 第２項の方法において、前記絶縁
体層が酸化物である、前記方法。 （４） 第３項の方法において、前記絶縁体層を作成す
る前記段階の前に、前記ＰＭＯＳ領域の表面の一部分の
酸化物成長速度を遅くするために、前記ＰＭＯＳ領域の
前記表面部分を処理する段階をさらに有する、前記方
法。 （５） 第４項の方法において、表面の一部分を処理す
る前記段階が前記表面を窒素で処理する段階で構成され
る、前記方法。 （６） 第４項の方法において、前記処理された部分の
上の前記絶縁体層の厚さが前記ＮＭＯＳ領域の上の前記
絶縁体層の厚さの３分の２以下である、前記方法。
体層が酸化物である、前記方法。 （４） 第３項の方法において、前記絶縁体層を作成す
る前記段階の前に、前記ＰＭＯＳ領域の表面の一部分の
酸化物成長速度を遅くするために、前記ＰＭＯＳ領域の
前記表面部分を処理する段階をさらに有する、前記方
法。 （５） 第４項の方法において、表面の一部分を処理す
る前記段階が前記表面を窒素で処理する段階で構成され
る、前記方法。 （６） 第４項の方法において、前記処理された部分の
上の前記絶縁体層の厚さが前記ＮＭＯＳ領域の上の前記
絶縁体層の厚さの３分の２以下である、前記方法。
【００２２】（７） 第２項の方法において、前記ＮＭ
ＯＳのドレインと前記ＰＭＯＳのソースとに接続された
導電線路をさらに有する、前記方法。 （８） 第４項の方法において、前記ＰＭＯＳの表面の
一部分を処理する前記段階が前記ＰＭＯＳの表面の中に
窒素を注入する段階で構成される、前記方法。 （９） 第２項の方法において、前記ＰＭＯＳソース／
ドレイン領域の幅が前記ＮＭＯＳソース／ドレイン領域
の幅と同じである、前記方法。
ＯＳのドレインと前記ＰＭＯＳのソースとに接続された
導電線路をさらに有する、前記方法。 （８） 第４項の方法において、前記ＰＭＯＳの表面の
一部分を処理する前記段階が前記ＰＭＯＳの表面の中に
窒素を注入する段階で構成される、前記方法。 （９） 第２項の方法において、前記ＰＭＯＳソース／
ドレイン領域の幅が前記ＮＭＯＳソース／ドレイン領域
の幅と同じである、前記方法。
【００２３】（１０） ＰＭＯＳ領域と、ＮＭＯＳ領域
と、前記ＮＭＯＳ領域および前記ＰＭＯＳ領域の上に配
置された共通ゲートと、前記共通ゲートと前記ＮＭＯＳ
領域との間に配置された第１酸化物領域と、前記共通ゲ
ートと前記ＰＭＯＳ領域との間に配置されかつ前記第１
酸化物領域よりも小さな厚さを有する第２酸化物領域
と、を有するＣＭＯＳデバイス。
と、前記ＮＭＯＳ領域および前記ＰＭＯＳ領域の上に配
置された共通ゲートと、前記共通ゲートと前記ＮＭＯＳ
領域との間に配置された第１酸化物領域と、前記共通ゲ
ートと前記ＰＭＯＳ領域との間に配置されかつ前記第１
酸化物領域よりも小さな厚さを有する第２酸化物領域
と、を有するＣＭＯＳデバイス。
【００２４】（１１） ＣＭＯＳデバイスを作成する方
法は、第１導電形のＰＭＯＳ領域６０を作成する段階
と、ＰＭＯＳ領域６０に隣接して第２導電形のＮＭＯＳ
領域６２を作成する段階と、ＰＭＯＳ領域６０とＮＭＯ
Ｓ領域６２との上にＮＭＯＳ領域の上よりもＰＭＯＳ領
域の上で小さな厚さを有する絶縁体層６４および６６を
作成する段階と、絶縁体層の上に共通ゲート４８を作成
する段階と、ＰＭＯＳ領域６０の中でかつ共通ゲート４
８に整合して第２導電形のＰＭＯＳソース／ドレイン領
域４０および４２を作成する段階と、ＮＭＯＳ領域６２
の中でかつ共通ゲート４８に整合して第１導電形のＮＭ
ＯＳソース／ドレイン領域４４および４６を作成する段
階と、を有する。
法は、第１導電形のＰＭＯＳ領域６０を作成する段階
と、ＰＭＯＳ領域６０に隣接して第２導電形のＮＭＯＳ
領域６２を作成する段階と、ＰＭＯＳ領域６０とＮＭＯ
Ｓ領域６２との上にＮＭＯＳ領域の上よりもＰＭＯＳ領
域の上で小さな厚さを有する絶縁体層６４および６６を
作成する段階と、絶縁体層の上に共通ゲート４８を作成
する段階と、ＰＭＯＳ領域６０の中でかつ共通ゲート４
８に整合して第２導電形のＰＭＯＳソース／ドレイン領
域４０および４２を作成する段階と、ＮＭＯＳ領域６２
の中でかつ共通ゲート４８に整合して第１導電形のＮＭ
ＯＳソース／ドレイン領域４４および４６を作成する段
階と、を有する。
【図１】先行技術によるＣＭＯＳデバイスの平面図。
【図２】スプリット・ゲート酸化物ＣＭＯＳデバイスの
好ましい実施例の平面図。
好ましい実施例の平面図。
【図３】図２のデバイスの横断面図。
【図４】製造の初期の段階における図３のデバイスの横
断面図。
断面図。
【図５】図４の次の製造段階における図３のデバイスの
横断面図。
横断面図。
【図６】ＰＭＯＳデバイスのソース／ドレイン領域を示
した図２のデバイスの横断面図。
した図２のデバイスの横断面図。
【図７】ＮＭＯＳデバイスのソース／ドレイン領域を示
した図２のデバイスの横断面図。
した図２のデバイスの横断面図。
４０ Ｐ形ＰＭＯＳソース領域 ４２ Ｐ形ＰＭＯＳドレイン領域 ４４ Ｎ形ＮＭＯＳソース領域 ４６ Ｎ形ＮＭＯＳドレイン領域 ４８ 共通ゲート ６０ Ｎ形ＰＭＯＳ領域 ６２ Ｐ形ＮＭＯＳ領域 ６４ ＰＭＯＳ酸化物領域 ６６ ＮＭＯＳ酸化物領域
Claims (2)
- 【請求項１】 ＰＭＯＳ領域を作成する段階と、 ＮＭＯＳ領域を作成する段階と、 前記ＰＭＯＳ領域の表面を窒素で処理する段階と、 前記ＮＭＯＳ領域の上に第１酸化物領域を作成する段階
と、 前記ＰＭＯＳ領域の上に前記第１酸化物領域よりも薄い
第２酸化物領域を作成する段階と、 前記ＮＭＯＳ領域の上に配置された前記第１酸化物領域
の上にＮＭＯＳゲートを作成する段階と、 前記ＮＭＯＳ領域の上に配置された前記第２酸化物領域
の上にＰＭＯＳゲートを作成する段階と、を有するＣＭ
ＯＳデバイスを作成する方法。 - 【請求項２】 ＰＭＯＳ領域と、 ＮＭＯＳ領域と、 前記ＮＭＯＳ領域および前記ＰＭＯＳ領域の上に配置さ
れた共通ゲートと、 前記共通ゲートと前記ＮＭＯＳ領域との間に配置された
第１酸化物領域と、 前記共通ゲートと前記ＰＭＯＳ領域との間に配置されか
つ前記第１酸化物領域よりも小さな厚さを有する第２酸
化物領域と、を有するＣＭＯＳデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2167996P | 1996-07-12 | 1996-07-12 | |
| US021679 | 1996-07-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070197A true JPH1070197A (ja) | 1998-03-10 |
Family
ID=21805543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9186994A Abandoned JPH1070197A (ja) | 1996-07-12 | 1997-07-11 | スプリット・ゲート酸化物を備えた高集積度ｃｍｏｓ回路及びその作成法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0818819A1 (ja) |
| JP (1) | JPH1070197A (ja) |
| KR (1) | KR980012115A (ja) |
| SG (1) | SG54531A1 (ja) |
| TW (1) | TW369703B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575002B1 (ko) | 2004-12-16 | 2006-05-02 | 삼성전자주식회사 | 공통 게이트를 구비하는 상보형 금속 산화물 반도체 박막트랜지스터, 이를 포함하는 논리소자 및 그 트랜지스터의제조 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282880A (ja) * | 2002-03-22 | 2003-10-03 | Hitachi Displays Ltd | 表示装置 |
| US7863713B2 (en) | 2005-12-22 | 2011-01-04 | Tohoku University | Semiconductor device |
| KR101243890B1 (ko) * | 2006-04-10 | 2013-03-20 | 삼성전자주식회사 | 유효 채널 길이를 증가시키기 위한 ｃｍｏｓ 인버터 레이아웃 |
| CN108461493A (zh) | 2018-01-05 | 2018-08-28 | 上海和辉光电有限公司 | 一种共栅晶体管、像素电路、像素结构及显示面板 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854638A (ja) * | 1981-09-28 | 1983-03-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0680800B2 (ja) * | 1985-08-12 | 1994-10-12 | ソニー株式会社 | 半導体装置の製造方法 |
| US4866002A (en) * | 1985-11-26 | 1989-09-12 | Fuji Photo Film Co., Ltd. | Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof |
| JPS6461048A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Semiconductor device |
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
| JPH01309367A (ja) * | 1988-06-08 | 1989-12-13 | Fujitsu Ltd | 半導体装置 |
| US5330920A (en) * | 1993-06-15 | 1994-07-19 | Digital Equipment Corporation | Method of controlling gate oxide thickness in the fabrication of semiconductor devices |
| JPH0992729A (ja) * | 1995-09-22 | 1997-04-04 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
-
1997
- 1997-07-11 SG SG1997002442A patent/SG54531A1/en unknown
- 1997-07-11 JP JP9186994A patent/JPH1070197A/ja not_active Abandoned
- 1997-07-11 EP EP97111833A patent/EP0818819A1/en not_active Withdrawn
- 1997-07-11 KR KR1019970032307A patent/KR980012115A/ko not_active Application Discontinuation
- 1997-09-30 TW TW086109930A patent/TW369703B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575002B1 (ko) | 2004-12-16 | 2006-05-02 | 삼성전자주식회사 | 공통 게이트를 구비하는 상보형 금속 산화물 반도체 박막트랜지스터, 이를 포함하는 논리소자 및 그 트랜지스터의제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW369703B (en) | 1999-09-11 |
| KR980012115A (ko) | 1998-04-30 |
| SG54531A1 (en) | 1998-11-16 |
| EP0818819A1 (en) | 1998-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040712 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041105 |