KR101243890B1 - 유효 채널 길이를 증가시키기 위한 ｃｍｏｓ 인버터 레이아웃 - Google Patents

유효 채널 길이를 증가시키기 위한 ｃｍｏｓ 인버터 레이아웃 Download PDF

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Abstract

유효 채널 길이(valid channel length)를 증가시키기 위한 CMOS 인버터 레이 아웃이 개시된다. 상기 인버터의 레이 아웃은 다수개의 제 1 및 제 2 엑티브 영역들 각각에 형성되는 제 1 및 제 2 도전형 MOS 트랜지스터들과 상기 다수개의 엑티브 영역들을 전기적으로 연결하는 다수개의 메탈 라인들을 구비한다. 상기 제 1 및 제 2 도전형 MOS 트랜지스터들의 게이트 전극의 폭을 최소 피쳐 사이즈(minimum feature size)로 함으로써, 공정 변화(process variation)을 최소화시키고 레이 아웃 면적을 줄일 수 있으며, 상기 다수개의 금속 메탈 라인들을 통해서 상기 다수개의 엑티브 영역들을 직렬로 연결시켜 유효 채널 길이를 증가시킴으로써, 일반적인 CMOS 인버터보다 긴 지연 시간을 가지는 CMOS 인버터의 레이 아웃을 구현할 수 있다.
인버터, 레이 아웃, CMOS, 지연 시간, 폴리, 폴리 실리콘

Description

유효 채널 길이를 증가시키기 위한 ＣＭＯＳ 인버터 레이 아웃{CMOS inverter lay-out for increasing valid channel length}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 인버터의 회로도를 나타낸다.
도 2는 일반적인 인버터의 레이 아웃을 나타낸다.
도 3은 긴 지연 시간을 가지기 위한 일반적인 인버터의 레이 아웃을 나타낸다.
도 4는 본 발명의 일실시예에 따른 유효 채널 길이를 증가시키기 위한 인버터의 회로도를 나타낸다.
도 5는 도 4에 도시된 인버터의 레이 아웃의 일실시예를 나타낸다.
도 6은 본 발명의 다른 실시예에 따른 유효 채널 길이를 증가시키기 위한 인버터의 회로도를 나타낸다.
도 7은 도 6에 도시된 인버터의 레이 아웃의 일실시예를 나타낸다.
도 8은 도 6에 도시된 인버터의 레이 아웃의 다른 실시예를 나타낸다.
도 9는 본 발명의 또 다른 실시예에 따른 유효 채널 길이를 증가시키기 위한 인버터의 회로도를 나타낸다.
도 10은 도 9에 도시된 인버터의 레이 아웃을 나타낸다.
본 발명은 CMOS 인버터의 레이 아웃에 관한 것으로, 보다 상세하게는 게이트 전극의 폭은 최소 피쳐 사이즈(minimum feature size)이며, 일반적인 인버터보다 긴 지연 시간을 갖도록 유효 채널 길이를 증가시키기 위한 CMOS 인버터의 레이 아웃에 관한 것이다.
상기 "최소 피쳐 사이즈"는 반도체 설계 기술의 발달에 따른 반도체 디자인 규칙(design rule)을 고려한 반도체 공정상의 최소 선폭을 의미한다.
CMOS 테크날러지(technology) 공정상에서 게이트 전극에는 일반적으로 폴리 실리콘(poly silicon)이 사용되나 이에 한정되는 것은 아니다. 본 명세서에서는 게이트 전극을 "폴리(poly)"라 하고 상기 게이트 전극의 폭을 "폴리 폭"(poly length)이라 한다. 상기 용어들("폴리"와 "폴리 폭")은 폴리 실리콘 이외의 다른 재료를 게이트 전극에 사용하는 CMOS 회로에도 적용할 수 있다.
CMOS 테크날러지 공정상에서 폴리 폭이 50nm에 근접하면서 폴리 사이의 간격에 따라서 CMOS 트랜지스터의 특성이 큰 영향을 받게 되므로, 폴리를 일정한 간격으로 배치하여 공정 변화(process variation) 줄일 필요성이 대두되고 있다.
일반적으로 디지털 회로에서는 아날로그 회로와 달리 폴리 폭이 최소 피쳐 사이즈인 CMOS 트랜지스터가 사용된다. 그러나 홀드 버퍼(hold buffer)와 같이 긴 지연 시간을 필요로 하는 일부 디지털 회로에서는 제한적으로 최소 피쳐 사이즈 이상의 폭을 가지는 폴리가 사용된다.
공정 변화를 줄이기 위하여, 폴리를 일정한 간격으로 배치하기 위해서는 폴리 폭이 일정해야 하나, 긴 지연 시간을 필요로 하는 일부 디지털 회로에서는 일반적인 회로보다 큰 폴리 폭을 가지는 폴리가 사용되기 때문에 폴리들을 일정한 간격으로 배치시키는데 어려움이 있다.
도 1은 일반적인 인버터의 회로도를 나타낸다. 도 1을 참조하면, 일반적인 인버터(100)는 제 1 전압(Vdd)을 수신하기 위한 제 1 라인(102)과 출력 단자(OUT) 사이에 접속되는 PMOS 트랜지스터(MP1)와 상기 출력 단자(OUT)와 제 2 전압(Vss)을 수신하기 위한 제 2 라인(104) 사이에 접속되는 NMOS 트랜지스터(MN1)를 구비하며, 상기 한 쌍의 트랜지스터들(MP1과 MN1)의 게이트는 입력 단자(IN)에 공통으로 접속된다.
도 2는 일반적인 인버터(100)의 레이 아웃을 나타낸다. 도 1과 도 2를 참조하면, 상기 인버터(100)의 레이 아웃의 N 웰(N well)의 P 엑티브 영역(P active region, 101)에는 PMOS 트랜지스터(MP1)가 형성되며, P 형 반도체 기판(P substrate) 또는 P 웰(P well) 영역의 N 엑티브 영역(N active region, 103)에는 NMOS 트랜지스터(MN1)가 형성된다.
상기 PMOS 트랜지스터(MP1)의 소스(source)는 메탈 라인(metal line)과 비아(via)에 의해서 제 1 전압(Vdd)을 수신하기 위한 제 1 라인(102)과 접속되며, 드레인(drain)은 메탈 라인과 비아에 의해서 출력 단자(OUT)와 상기 NMOS 트랜지스 터(MN1)의 드레인에 접속된다. 상기 NMOS 트랜지스터(MN1)의 소스는 메탈 라인과 비아에 의해서 제 2 전압(Vss)을 수신하기 위한 제 2 라인(104)에 접속된다.
상기 PMOS 트랜지스터(MP1)와 상기 NMOS 트랜지스터(MN1) 각각의 게이트(gate)는 상기 P 엑티브 영역(101)과 상기 N 엑티브 영역(103)의 중심부를 지나는 연속적인 폴리와 비아에 의하여 입력 단자(IN)에 공통으로 접속된다.
일반적인 CMOS 인버터(100)의 경우 상기 폴리 폭을 최소 피쳐 사이즈로 하여 채널 길이(channel length)를 작게 함으로써, 출력 신호의 지연 시간을 줄인다.
도 3은 긴 지연 시간을 가지기 위한 일반적인 인버터(110)의 레이 아웃을 나타낸다. 도 1 내지 도 3을 참조하면, 도 2에 도시된 인버터 레이 아웃에 비하여 긴 지연 시간을 가지기 위한 인버터(110)의 레이 아웃은 폴리 폭은 증가하고 P 엑티브 영역(111) 및 N 엑티브 영역(113)의 폭은 감소함을 알 수 있다.
폴리 폭이 증가된 경우 다수의 폴리들을 일정한 간격으로 배치하는데 어려움이 있다. 다시 말해, 집적회로 내에서 폴리의 간격을 일정하게 하면 폴리의 피치(pitch)가 일정하지 않게 되고, 폴리의 피치를 일정하게 하면 폴리의 간격이 일정하지 않게 되어 공정 변화가 심해지고 면적도 증가하는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 폴리 폭은 일정하게 최소 피쳐 사이즈를 가지면서도 유효 채널 길이를 증가시킴으로써 일반적인 CMOS 인버터에 비해 긴 지연 시간을 가지는 CMOS 인버터 레이 아웃을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 유효 채널 길이를 증가시키기 위한 CMOS 인버터의 레이 아웃은 i(i는 2 이상의 자연수)개의 제 1 엑티브 영역들, 상기 제 1 엑티브 영역들 각각에 적어도 일부가 교차하는 적어도 하나의 제 1 게이트, 각각이 제 1 엑티브 영역들 내에 각각 형성된 적어도 하나의 제 1 도전형 소스/드레인 영역을 포함하는 j(j은 i와 같거나 큰 자연수)개의 제 1 도전형 MOS 트랜지스터들; 상기 i개의 제 1 엑티브 영역들을 전기적으로 연결하는 (i-1) 개의 제 1 메탈 라인들; m개의 제 2 엑티브 영역들, 상기 제 2 엑티브 영역들 각각에 적어도 일부가 교차하는 적어도 하나의 제 2 게이트, 각각이 상기 제 2 엑티브 영역들 내에 각각 형성된 적어도 하나의 제 2 도전형 소스/드레인 영역을 포함하는 n(n은 m과 같거나 큰 자연수)개의 제 2 도전형 MOS 트랜지스터들; 및 상기 m개의 제 2 엑티브 영역을 전기적으로 연결하는 (m-1)개의 제 2 메탈 라인들을 포함한다.
상기 기술적 과제를 달성하기 위한 유효 채널 길이를 증가시키기 위한 CMOS 인버터 제조 방법은 m(m은 2 이상의 자연수)개의 제 1 엑티브 영역들과 n(n은 2 이상의 자연수)개의 제 2 엑티브 영역들을 형성하는 단계; 상기 m개의 제 1 엑티브 영역들과 상기 n개의 제 2 엑티브 영역들 각각에 제 1 도전형 MOS 트랜지스터들과 제 2 도전형 MOS 트랜지스터들을 형성하는 단계; 및 상기 m개의 제 1 엑티브 영역들과 상기 n개의 제 2 엑티브 영역들 각각을 전기적으로 연결하는 (m-1)개의 제 1 메탈 라인들과 (n-1)개의 제 2 메탈 라인들을 형성하는 단계를 포함한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 유효 채널 길이를 증가시키기 위한 인버터의 회로도를 나타낸다. 도 4를 참조하면, 상기 인버터(400)는 제 1 전압(Vdd)을 수신하기 위한 제 1 라인(402)과 출력 단자(OUT) 사이에 직렬로 접속된 제 1 내지 제 3 PMOS 트랜지스터들(MP2~MP4) 및 상기 출력 단자(OUT)와 제 2 전압(Vss)을 수신하기 위한 제 2 라인(404) 사이에 직렬로 접속된 제 1 및 제 2 NMOS 트랜지스터들(MN2와 MN3)을 구비하며, 상기 다수의 트랜지스터들(MP2~MP4, 및 MN2와 MN3) 각각의 게이트는 입력 단자(IN)에 공통으로 접속된다.
도 5는 도 4에 도시된 인버터(400)의 레이 아웃의 일실시예를 나타낸다. 도 4와 도 5를 참조하면, 상기 인버터(400)의 레이 아웃의 N 웰에 일정한 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되는 3개의 P 엑티브 영역들(401,403, 및 405)에는 제 1 내지 제 3 PMOS 트랜지스터들(MP2~MP4)이 형성되며, P 형 반도체 기판 또는 P 웰 영역에 일정한 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되는 한 쌍의 N 엑티브 영역들(407과 409)에는 제 1 및 제 2 NMOS 트랜지스터들(MN2와 MN3)이 형성된다.
상기 제 1 내지 제 3 PMOS 트랜지스터들(MP2~MP4)은 메탈 라인과 비아에 의해서 제 1 라인(402)과 출력 단자(OUT) 사이에 직렬로 접속되며, 상기 제 1 및 제 2 NMOS 트랜지스터들(MN2와 MN3)은 메탈 라인과 비아에 의해서 상기 출력 단자(OUT)와 제 2 라인(404) 사이에 직렬로 접속된다.
상기 제 1 내지 제 3 PMOS 트랜지스터들(MP2~MP4)과 상기 제 1 및 제 2 NMOS 트랜지스터들(MN2와 MN3) 각각의 게이트(gate)는 상기 3개의 P 엑티브 영역들(401,403, 및 405)과 상기 한 쌍의 N 엑티브 영역들(407과 409)의 중심부를 지나는 연속적인 폴리에 의하여 상기 입력 단자(IN)에 공통으로 접속된다.
본 발명은 상기 폴리 폭은 최소 피쳐 사이즈로 하여 집적 회로에서 폴리의 간격과 폴리의 피치를 일정하게 함으로써, 공정 변화을 최소화시키는 것을 특징으로 한다.
또한 상기 다수의 P와 N 엑티브 영역들(401,403, 및 405와 407과 409)의 폭을 좁게 하여 채널 폭(channel width)을 줄이고, 상기 다수개의 P와 N 엑티브 영역들(401,403, 및 405와 407과 409)을 직렬로 연결하여 유효 채널 길이(valid channel length)와 채널 커패시턴스(channel capacitance)를 증가시킴으로써 일반적인 인버터보다 긴 지연 시간을 가지는 인버터를 구현할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 유효 채널 길이를 증가시키기 위한 인버터의 회로도를 나타낸다. 도 6을 참조하면, 상기 인버터(600)는 제 1 전압(Vdd)을 수신하기 위한 제 1 라인(602)과 출력 단자(OUT) 사이에 직렬로 접속된 제 4 내지 제 6 PMOS 트랜지스터들(MP5~MP7) 및 상기 출력 단자(OUT)와 제 2 전압(Vss)을 수신하기 위한 제 2 라인(604) 사이에 직렬로 접속된 제 3 내지 제 5 NMOS 트랜지스터들(MN4~MN6)을 구비하며, 상기 다수의 트랜지스터들(MP5~MP7, 및 MN4~MN6) 각 각의 게이트는 입력 단자(IN)에 공통으로 접속된다.
도 7은 도 6에 도시된 인버터(600)의 레이 아웃의 일실시예를 나타낸다. 도 6과 도 7을 참조하면, 상기 인버터(600)의 레이 아웃의 N 웰에 소정의 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되는 한 쌍의 P 엑티브 영역들(601과 603)에는 제 4 내지 제 6 PMOS 트랜지스터들(MP5~MP7)이 형성되며, P 형 반도체 기판 또는 P 웰 영역에 소정의 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되는 한 쌍의 N 엑티브 영역들(605와 607)에는 제 3 내지 제 5 NMOS 트랜지스터들(MN4~MN6)이 형성된다.
상기 한 쌍의 P 엑티브 영역들(601과 603) 중에서 하부의 P 엑티브 영역(603)은 연속적인 폴리와 두 부분에서 교차하여, 상기 하부의 P 엑티브 영역(603)에는 제 5 및 제 6 PMOS 트랜지스터들(MP6과 MP7)이 형성된다.
상기 폴리에 의해 세 부분으로 나누어지는 상기 하부의 P 엑티브 영역(603)의 가운데 부분은 수 옴(Ω)의 저항값을 가지며 상기 제 5 PMOS 트랜지스터(MP6)의 드레인과 상기 제 6 PMOS 트랜지스터(MP7)의 소스 역할을 하므로, 상기 하부의 P 엑티브 영역(603) 하나에 두 개의 PMOS 트랜지스터(MP6과 MP7)가 직렬로 연결된 것과 같은 효과가 있다.
상부의 P 엑티브 영역(601)과 상기 하부의 P 엑티브 영역(603)은 메탈과 비아에 의해서 제 1 라인(602)과 출력 단자(OUT) 사이에 접속됨으로써, 세 개의 PMOS 트랜지스터들(MP5~MP7)이 직렬로 연결된 것과 같은 구조가 된다.
상기 한 쌍의 N 엑티브 영역들(605와 607)에서도 상기 P 엑티브 영역들(601 과 603)에서와 동일하게 세 개의 NMOS 트랜지스터들(MN4~MN6)이 상기 출력 단자(OUT)와 상기 제 2 라인(604) 사이에 직렬로 접속된 구조가 된다.
본 발명은 상기 폴리 폭은 최소 피쳐 사이즈로 하여 집적 회로에서 폴리의 간격과 폴리의 피치를 일정하게 함으로써, 공정 변화을 최소화시키는 것을 특징으로 한다.
또한 상기 다수의 P와 N 엑티브 영역들(601,603,605, 및 607)의 폭을 좁게 하여 채널 폭을 줄이고, 상기 다수개의 P와 N 엑티브 영역들(601,603,605, 및 607)을 직렬로 연결하여 유효 채널 길이와 채널 커패시턴스를 증가시킴으로써 일반적인 인버터보다 긴 지연 시간을 가지는 인버터를 구현할 수 있다.
도 8은 도 6에 도시된 인버터(600)의 레이 아웃의 다른 일실시예를 나타낸다. 도 6과 도 8을 참조하면, 상기 인버터(600)의 레이 아웃의 N 웰에 소정의 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되는 한 쌍의 P 엑티브 영역들(801과 803)에는 제 4 내지 제 6 PMOS 트랜지스터들(MP5~MP7)이 형성되며, P 형 반도체 기판 또는 P 웰 영역에 소정의 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되는 한 쌍의 N 엑티브 영역들(805와 807)에는 제 3내지 제 5 NMOS 트랜지스터들(MN4~MN6)이 형성된다.
상기 한 쌍의 P 엑티브 영역들(801과 803) 중에서 상부의 P 엑티브 영역(801)은 연속적인 폴리와 두 부분에서 교차하여, 상기 상부의 P 엑티브 영역(801)에는 제 4 및 제 5 PMOS 트랜지스터들(MP5와 MP6)이 형성된다.
상기 폴리에 의해 세 부분으로 나누어지는 상기 상부의 P 엑티브 영역(801) 의 가운데 부분은 수 옴(Ω)의 저항값을 가지며 상기 제 4 PMOS 트랜지스터(MP5)의 드레인과 상기 제 5 PMOS 트랜지스터(MP6)의 소스 역할을 하므로 상기 상부의 P 엑티브 영역(801) 하나에 두 개의 PMOS 트랜지스터(MP5와 MP6)가 직렬로 연결된 것과 같은 효과가 있다.
상부의 P 엑티브 영역(801)과 상기 하부의 P 엑티브 영역(803)은 메탈과 비아에 의해서 제 1 라인(602)과 출력 단자(OUT) 사이에 접속됨으로써, 세 개의 PMOS 트랜지스터들(MP5~MP7)이 직렬로 연결된 것과 같은 구조가 된다.
상기 한 쌍의 N 엑티브 영역들(805와 807)에서도 상기 P 엑티브 영역들(801과 803)에서와 동일하게 세 개의 NMOS 트랜지스터들(MN4~MN6)이 상기 출력 단자(OUT)와 상기 제 2 라인(604) 사이에 직렬로 접속된 것과 같은 구조가 형성된다.
본 발명은 상기 폴리 폭은 최소 피쳐 사이즈로 하여 집적 회로에서 폴리의 간격과 폴리의 피치를 일정하게 함으로써, 공정 변화을 최소화시키는 것을 특징으로 한다.
또한 상기 다수의 P와 N 엑티브 영역들(801,803,805 및 807)의 폭을 좁게 하여 채널 폭을 줄이고, 상기 다수개의 P와 N 엑티브 영역들(801,803,805 및 807)을 직렬로 연결하여 유효 채널 길이와 채널 커패시턴스를 증가시킴으로써 일반적인 인버터보다 긴 지연 시간을 가지는 인버터를 구현할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 유효 채널 길이를 증가시키기 위한 인버터의 회로도를 나타낸다. 도 9를 참조하면, 상기 인버터(700)는 제 1 전압(Vdd)을 수신하기 위한 제 1 라인(702)과 출력 단자(OUT) 사이에 직렬로 접속된 제 7내지 제 10 PMOS 트랜지스터들(MP8~MP11) 및 상기 출력 단자(OUT)와 제 2 전압(Vss)을 수신하기 위한 제 2 라인(704) 사이에 직렬로 접속된 제 6내지 제 9 NMOS 트랜지스터들(MN7~MN10)을 구비하며, 상기 다수의 트랜지스터들(MP8~MP11, 및 MN7~MN10) 각각의 게이트는 입력 단자(IN)에 공통으로 접속된다.
도 10은 도 9에 도시된 인버터(700)의 레이 아웃을 나타낸다. 도 9와 도 10을 참조하면, 상기 인버터(700)의 레이 아웃의 N 웰에 일정한 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되는 한 쌍의 P 엑티브 영역들(901와 903)에는 제 7내지 제 10 PMOS 트랜지스터들(MP8~MP11)이 형성되며, P형 반도체 기판 또는 P 웰 영역에 일정한 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되는 한 쌍의 N 엑티브 영역들(905와 907)에는 제 6내지 제 9 NMOS 트랜지스터들(MN7~MN10)이 형성된다.
상기 한 쌍의 P 엑티브 영역들(901과 903) 각각은 연속적인 폴리와 두 부분에서 교차하여, 각각의 상기 한 쌍의 P 엑티브 영역들(901과 903)에는 한 쌍의 PMOS 트랜지스터들(MP8과 MP9 및 MP10과 MP11)이 형성된다.
상기 폴리에 의해 세 부분으로 나누어지는 상기 한 쌍의 P 엑티브 영역들(901과 903) 각각의 가운데 부분은 수 옴(Ω)의 저항값을 가지며 상기 제 7 PMOS 트랜지스터(MP8)의 드레인과 제 8 PMOS 트랜지스터(MP9)의 소스 역할 및 제 9 PMOS 트랜지스터(MP10)의 드레인과 제 10 PMOS 트랜지스터들(MP11)의 소스 역할을 하므로 상기 한 쌍의 P 엑티브 영역들(901과 903) 각각에는 두 개의 PMOS 트랜지스터들(MP8와 MP9 및 MP10과 MP11)이 직렬로 연결된 것과 같은 효과가 있다.
상기 한 쌍의 P 엑티브 영역들(901과 903)은 메탈 라인과 비아에 의하여 상기 제 1 라인(702)과 출력 단자(OUT) 사이에 직렬로 접속되어, 네 개의 PMOS 트랜지스터(MP8~MP11)가 직렬로 접속된 것과 같은 구조가 된다.
상기 한 쌍의 N 엑티브 영역들(905와 907)에서도 상기 P 엑티브 영역들(901과 903)에서와 동일하게 네 개의 NMOS 트랜지스터들(MN7~MN10)이 상기 출력 단자(OUT)와 상기 제 2 라인(704) 사이에 직렬로 접속된 것과 같은 구조가 형성된다.
본 발명은 상기 폴리 폭은 최소 피쳐 사이즈로 하여 집적 회로에서 폴리의 간격과 폴리의 피치를 일정하게 함으로써, 공정 변화을 최소화시키는 것을 특징으로 한다.
또한 상기 다수의 P와 N 엑티브 영역들(901,903,905 및 907)의 폭을 좁게 하여 채널 폭을 줄이고, 상기 다수개의 P와 N 엑티브 영역들(901,903,905 및 907)을 직렬로 연결하여 유효 채널 길와 채널 커패시턴스를 증가시킴으로써 일반적인 인버터보다 긴 지연 시간을 가지는 인버터를 구현할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 CMOS 인버터의 레이 아웃은 유효 채널 길 이를 증가시킴으로써, 일반적인 CMOS 인버터에 비해 긴 지연 시간을 가지지만, 폴리 폭을 최소 피쳐 사이즈로 하여 집적 회로에서 일정한 간격과 피치로 폴리를 배치함으로써 공정 변화를 최소화하고 레이 아웃 면적을 줄일 수 있는 효과가 있다.

Claims (16)

  1. i(i는 2 이상의 자연수)개의 제 1 엑티브 영역들,
    상기 제 1 엑티브 영역들 각각에 적어도 일부가 교차하는 적어도 하나의 제 1 게이트,
    각각이 제 1 엑티브 영역들 내에 각각 형성된 적어도 하나의 제 1 도전형 소스/드레인 영역을 포함하는 j(j는 i와 같거나 큰 자연수)개의 제 1 도전형 MOS 트랜지스터들;
    상기 i개의 제 1 엑티브 영역들을 전기적으로 연결하는 (i-1) 개의 제 1 메탈 라인들;
    m개의 제 2 엑티브 영역들,
    상기 제 2 엑티브 영역들 각각에 적어도 일부가 교차하는 적어도 하나의 제 2 게이트,
    각각이 상기 제 2 엑티브 영역들 내에 각각 형성된 적어도 하나의 제 2 도전형 소스/드레인 영역을 포함하는 n(n은 m과 같거나 큰 자연수)개의 제 2 도전형 MOS 트랜지스터들; 및
    상기 m개의 제 2 엑티브 영역을 전기적으로 연결하는 (m-1)개의 제 2 메탈 라인들을 포함하며,
    상기 i개의 제 1 엑티브 영역들은 N 웰 영역에 일정한 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되고, 상기 m개의 제 2 엑티브 영역들은 P형 반도체 기판 또는 P 웰 영역에 일정한 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되는 CMOS 인버터 레이 아웃.
  2. 제1항에 있어서, 상기 제 1 및 제 2 게이트의 폭은 최소 피쳐 사이즈인 CMOS 인버터 레이 아웃.
  3. 제1항에 있어서, 상기 제 1 메탈 라인들 각각은 서로 인접하는 한 쌍의 제 1 엑티브 영역들 각각과 적어도 일부 중첩되며,
    상기 중첩 영역은 상기 한 쌍의 제 1 엑티브 영역들 중에서 어느 하나의 제 1 엑티브 영역 내의 상기 제 1 도전형 드레인 영역과 나머지 제 1 엑티브 영역 내의 상기 제 1 도전형 소스 영역인 CMOS 인버터 레이 아웃.
  4. 삭제
  5. 제1항에 있어서, 상기 제 2 메탈 라인들 각각은 서로 인접하는 한 쌍의 제 2 엑티브 영역들 각각과 적어도 일부 중첩되며, 상기 중첩 영역은 상기 한 쌍의 제 2 엑티브 영역들 중에서 어느 하나의 제 2 엑티브 영역 내의 상기 제 2 도전형 드레인 영역과 나머지 제 2 엑티브 영역 내의 상기 제 2 도전형 소스 영역인 CMOS 인버터 레이 아웃.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 i개의 제 1 엑티브 영역들과 상기 m개의 제 2 엑티브 영역들 각각은 제 1 폭 또는 상기 제 1 폭보다 좁은 제 2 폭을 갖는 CMOS 인버터 레이 아웃.
  9. 제1항에 있어서, j번째 상기 제 1 MOS 트랜지스터의 상기 제 1 도전형 드레인 영역과 n번째 상기 제 2 MOS 트랜지스터의 상기 제 2 도전형 드레인 영역은 드레인 전극을 통해 전기적으로 연결되는 CMOS 인버터 레이 아웃.
  10. 삭제
  11. m(m은 2 이상의 자연수)개의 제 1 엑티브 영역들과 n(n은 2 이상의 자연수)개의 제 2 엑티브 영역들을 형성하는 단계;
    상기 m개의 제 1 엑티브 영역들과 상기 n개의 제 2 엑티브 영역들 각각에 제 1 도전형 MOS 트랜지스터들과 제 2 도전형 MOS 트랜지스터들을 형성하는 단계; 및
    상기 m개의 제 1 엑티브 영역들과 상기 n개의 제 2 엑티브 영역들 각각을 전기적으로 연결하는 (m-1)개의 제 1 메탈 라인들과 (n-1)개의 제 2 메탈 라인들을 형성하는 단계를 포함하며,
    상기 m개의 제 1 엑티브 영역들은 N 웰 영역에 일정한 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되고, 상기 n 개의 제 2 엑티브 영역들은 P형 반도체 기판 또는 P 웰 영역에 일정한 폭과 길이를 가지며 일정한 간격으로 평행하게 배치되는 CMOS 인버터 제조 방법.
  12. 제11항에 있어서, 상기 제 1 및 제 2 MOS 트랜지스터들을 형성하는 단계는 각각의 상기 m개의 제 1 엑티브 영역들의 일부와 교차하는 적어도 하나의 제 1 게이트와 상기 n개의 제 2 엑티브 영역들 각각의 일부와 교차하는 적어도 하나의 제 2 게이트를 형성하는 단계를 포함하는 CMOS 인버터 제조 방법.
  13. 삭제
  14. 제11항에 있어서, 상기 제 1 메탈 라인들 각각은 서로 인접하는 한 쌍의 제 1 엑티브 영역들 각각과 적어도 일부 중첩되며, 상기 중첩 영역은 상기 한 쌍의 제 1 엑티브 영역들 중에서 어느 하나의 제 1 엑티브 영역 내의 상기 제 1 도전형 드레인 영역과 나머지 하나의 상기 제 1 도전형 소스 영역인 CMOS 인버터 제조 방법.
  15. 제11항에 있어서, 상기 제 2 메탈 라인들 각각은 서로 인접하는 한 쌍의 제 2 엑티브 영역들 각각과 적어도 일부 중첩되며, 상기 중첩 영역은 상기 한 쌍의 제 2 엑티브 영역들 중에서 어느 하나의 제 2 엑티브 영역 내의 상기 제 2 도전형 드 레인 영역과 나머지 하나의 상기 제 2 도전형 소스 영역인 CMOS 인버터 제조 방법.
  16. 삭제
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