JP3189797B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP3189797B2 JP3189797B2 JP22746898A JP22746898A JP3189797B2 JP 3189797 B2 JP3189797 B2 JP 3189797B2 JP 22746898 A JP22746898 A JP 22746898A JP 22746898 A JP22746898 A JP 22746898A JP 3189797 B2 JP3189797 B2 JP 3189797B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路及
びその製造方法に関し、特に、電源線の電位変動を抑え
て安定した電力供給を行い、回路内の論理ゲートを正常
に動作させるための半導体集積回路及びその製造方法に
関する。
びその製造方法に関し、特に、電源線の電位変動を抑え
て安定した電力供給を行い、回路内の論理ゲートを正常
に動作させるための半導体集積回路及びその製造方法に
関する。
【０００２】
【従来の技術】近年、半導体集積回路の大規模化、高集
積化に伴い、論理ゲート内部のトランジスタからの発生
電流（いわゆる貫通電流）が電源線へ流量すること等に
より電源線の電位が変動し、その結果、回路内部の論理
ゲ−トの動作遅延や誤動作を招くことがあった。そこ
で、電源線の電位変動を抑えて安定した電力供給を行
い、トランジスタのスイッチング動作（ＯＮ／ＯＦＦ動
作）を安定化させ、論理ゲートの正常動作を保証する半
導体集積回路の電源線配線方法が、例えば、特開平９ー
４５８６０号公報等に提案されている。
積化に伴い、論理ゲート内部のトランジスタからの発生
電流（いわゆる貫通電流）が電源線へ流量すること等に
より電源線の電位が変動し、その結果、回路内部の論理
ゲ−トの動作遅延や誤動作を招くことがあった。そこ
で、電源線の電位変動を抑えて安定した電力供給を行
い、トランジスタのスイッチング動作（ＯＮ／ＯＦＦ動
作）を安定化させ、論理ゲートの正常動作を保証する半
導体集積回路の電源線配線方法が、例えば、特開平９ー
４５８６０号公報等に提案されている。
【０００３】図５は、この種の従来の半導体集積回路の
電源線配線方法（以下、従来例１という）を示す断面図
である。図５に示すように、半導体基板３０には拡散領
域３１が形成されるとともに、ゲートを構成するゲート
酸化膜３２及びゲートポリシリコン膜３３が積層され
る。また、半導体基板３０には素子間を電気的に絶縁分
離するためのフィールド酸化膜からなる素子分離領域３
４が形成される。拡散領域３１、ゲートポリシリコン膜
３３及び素子分離領域３４上には第１の層間絶縁膜３５
が形成され、その第１の層間絶縁膜３５上には、互いに
異なる電位を有する第１の電源線３６と第２の電源線３
７とが略平行に設けられている。第１の電源線３６と第
２の電源線３７は第２の層間絶縁膜３８によって被覆さ
れる。
電源線配線方法（以下、従来例１という）を示す断面図
である。図５に示すように、半導体基板３０には拡散領
域３１が形成されるとともに、ゲートを構成するゲート
酸化膜３２及びゲートポリシリコン膜３３が積層され
る。また、半導体基板３０には素子間を電気的に絶縁分
離するためのフィールド酸化膜からなる素子分離領域３
４が形成される。拡散領域３１、ゲートポリシリコン膜
３３及び素子分離領域３４上には第１の層間絶縁膜３５
が形成され、その第１の層間絶縁膜３５上には、互いに
異なる電位を有する第１の電源線３６と第２の電源線３
７とが略平行に設けられている。第１の電源線３６と第
２の電源線３７は第２の層間絶縁膜３８によって被覆さ
れる。
【０００４】従来例１によれば、互いに電位の異なる２
本の電源線３６、３７を略平行に配線することにより、
配線間容量Ｃを作ることができ、その配線間容量Ｃによ
って電位の変動を抑えることができる。
本の電源線３６、３７を略平行に配線することにより、
配線間容量Ｃを作ることができ、その配線間容量Ｃによ
って電位の変動を抑えることができる。
【０００５】また、図６は他の従来の半導体集積回路の
電源線配線方法（以下、従来例２という）を示す断面図
である。図６に示すように、第１の層間絶縁膜３５上に
設けられた電源線４０と、その電源線４０とは異なる電
位を有し、層間絶縁膜３８を介して上部に配置された金
属配線層４１とが略平行に設けられている。
電源線配線方法（以下、従来例２という）を示す断面図
である。図６に示すように、第１の層間絶縁膜３５上に
設けられた電源線４０と、その電源線４０とは異なる電
位を有し、層間絶縁膜３８を介して上部に配置された金
属配線層４１とが略平行に設けられている。
【０００６】従来例２によれば、互いに電位の異なる電
線線４０及び金属配線層４１とを略平行に配線すること
により、配線間容量Ｃを作ることができ、その配線間容
量Ｃによって電位の変動を抑えることができる。
線線４０及び金属配線層４１とを略平行に配線すること
により、配線間容量Ｃを作ることができ、その配線間容
量Ｃによって電位の変動を抑えることができる。
【０００７】
【発明が解決しようとする課題】しかし、従来例１で
は、信号配線領域である層間絶縁膜３８に容量Ｃが作ら
れるので、例えば、電源線間を交差するように信号線が
引けない等、信号配線の配置に制約が生じる。
は、信号配線領域である層間絶縁膜３８に容量Ｃが作ら
れるので、例えば、電源線間を交差するように信号線が
引けない等、信号配線の配置に制約が生じる。
【０００８】また、従来例２では、信号配線領域である
層間絶縁膜３８の上部に金属配線層４１が設けられてい
るので、例えば、電源線４０と金属配線層４１との間を
交差するように信号線が引けない等、信号配線の配置に
制約が生じる。
層間絶縁膜３８の上部に金属配線層４１が設けられてい
るので、例えば、電源線４０と金属配線層４１との間を
交差するように信号線が引けない等、信号配線の配置に
制約が生じる。
【０００９】本発明は、上記課題を解決するためになさ
れたものであり、信号配線の配置に制約を生じることな
く、電源線の電位変動を抑えて安定した電力供給を行
い、回路内の論理ゲートを正常に動作させることができ
る半導体集積回路及びその製造方法を提供することを目
的とする。
れたものであり、信号配線の配置に制約を生じることな
く、電源線の電位変動を抑えて安定した電力供給を行
い、回路内の論理ゲートを正常に動作させることができ
る半導体集積回路及びその製造方法を提供することを目
的とする。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板と、その半導体基板の素子分離領域上に
設けられた導体部と、その導体部の上部に層間絶縁膜を
介して導体部と略平行に配置された第１の電源線と、を
有し、第１の電源線は第１の電位を有し、導体部は、第
１の電位と異なる第２の電位を有することを特徴とする
ものである。
は、半導体基板と、その半導体基板の素子分離領域上に
設けられた導体部と、その導体部の上部に層間絶縁膜を
介して導体部と略平行に配置された第１の電源線と、を
有し、第１の電源線は第１の電位を有し、導体部は、第
１の電位と異なる第２の電位を有することを特徴とする
ものである。
【００１１】上記導体部と電気的に接続され、第２の電
位を有する第２の電源線を有してもよい。
位を有する第２の電源線を有してもよい。
【００１２】第１の電源線はＶＤＤ電源線であり、第２
の電源線はＶＳＳ電源線であり、また、第１の電源線は
ＶＳＳ電源線であり、第２の電源線はＶＤＤ電源線であ
ってもよい。
の電源線はＶＳＳ電源線であり、また、第１の電源線は
ＶＳＳ電源線であり、第２の電源線はＶＤＤ電源線であ
ってもよい。
【００１３】導体部は、例えばポリシリコンで作られる
のが好ましい。
のが好ましい。
【００１４】本発明の半導体集積回路の製造方法は、半
導体基板上に素子分離領域を形成する工程と、半導体基
板上にゲートを構成する膜を形成すると同時に、素子分
離領域上に導体部を形成する工程と、導体部の上部に層
間絶縁膜を介して導体部と略平行に配置された電源線を
形成する工程と、を有し、電源線と導体部とは異なる電
位を有することを特徴とするものである。
導体基板上に素子分離領域を形成する工程と、半導体基
板上にゲートを構成する膜を形成すると同時に、素子分
離領域上に導体部を形成する工程と、導体部の上部に層
間絶縁膜を介して導体部と略平行に配置された電源線を
形成する工程と、を有し、電源線と導体部とは異なる電
位を有することを特徴とするものである。
【００１５】上記ゲートを構成する膜及び導体部は、例
えばポリシリコンで作られるのが好ましい。
えばポリシリコンで作られるのが好ましい。
【００１６】本発明の半導体集積回路によれば、互いに
異なる電位を有する電源線と導体部とが略平行に配置さ
れているので、両者の間に容量を作ることができる。
異なる電位を有する電源線と導体部とが略平行に配置さ
れているので、両者の間に容量を作ることができる。
【００１７】また、本発明の半導体集積回路によれば、
信号配線領域である層間絶縁膜に容量を作らないので、
信号配線を配置しやすくなる。
信号配線領域である層間絶縁膜に容量を作らないので、
信号配線を配置しやすくなる。
【００１８】本発明の半導体集積回路の製造方法によれ
ば、ゲートを構成する膜と導体部とを同時に形成するの
で、別工程で金属配線を形成する場合に比較して工程数
を短縮できる。
ば、ゲートを構成する膜と導体部とを同時に形成するの
で、別工程で金属配線を形成する場合に比較して工程数
を短縮できる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の半導体集積
回路を示す平面図、図２は図１のII−II線断面図であ
る。なお、図１では簡単化のため層間絶縁膜を省略して
いる。
て図面を参照して説明する。図１は本発明の半導体集積
回路を示す平面図、図２は図１のII−II線断面図であ
る。なお、図１では簡単化のため層間絶縁膜を省略して
いる。
【００２０】図１及び図２に示すように、半導体基板１
には第１の拡散領域２及び第２の拡散領域３が形成され
るとともに、第１の拡散領域２及び第２の拡散領域３の
間にゲートを構成するゲート酸化膜４及びゲートポリシ
リコン膜５が積層される。なお、ゲートポリシリコン膜
５の側面には酸化膜２０が設けられる。また、半導体基
板１には素子間を電気的に絶縁分離するためのフィール
ド酸化膜からなる素子分離領域６が形成され、その素子
分離領域６上には、ポリシリコン膜からなる導体部７が
形成される。
には第１の拡散領域２及び第２の拡散領域３が形成され
るとともに、第１の拡散領域２及び第２の拡散領域３の
間にゲートを構成するゲート酸化膜４及びゲートポリシ
リコン膜５が積層される。なお、ゲートポリシリコン膜
５の側面には酸化膜２０が設けられる。また、半導体基
板１には素子間を電気的に絶縁分離するためのフィール
ド酸化膜からなる素子分離領域６が形成され、その素子
分離領域６上には、ポリシリコン膜からなる導体部７が
形成される。
【００２１】拡散領域２、３、ゲートポリシリコン膜
５、素子分離領域６及び導体部７上には第１の層間絶縁
膜８が形成され、その第１の層間絶縁膜８上には、導体
部７と略平行に配置されたＶＤＤ電源線９（高電位側電
源線）が設けられる。ＶＤＤ電源線９は第２の層間絶縁
膜１０によって被覆される。
５、素子分離領域６及び導体部７上には第１の層間絶縁
膜８が形成され、その第１の層間絶縁膜８上には、導体
部７と略平行に配置されたＶＤＤ電源線９（高電位側電
源線）が設けられる。ＶＤＤ電源線９は第２の層間絶縁
膜１０によって被覆される。
【００２２】図１に示すように、ＶＤＤ電源線９はコン
タクトホール１１を介して第１の拡散領域２と電気的に
接続され、第１の電位を有する。また、導体部７はＶＳ
Ｓ電源線（低電位側電源線）１２とコンタクトホール１
３を介して電気的に接続されている。ＶＳＳ電源線１２
はコンタクトホール１４を介して第２の拡散領域３と電
気的に接続されている。従って、導体部７はＶＳＳ電源
線１２と等電位であり、第１の電位と異なる第２の電位
を有する。
タクトホール１１を介して第１の拡散領域２と電気的に
接続され、第１の電位を有する。また、導体部７はＶＳ
Ｓ電源線（低電位側電源線）１２とコンタクトホール１
３を介して電気的に接続されている。ＶＳＳ電源線１２
はコンタクトホール１４を介して第２の拡散領域３と電
気的に接続されている。従って、導体部７はＶＳＳ電源
線１２と等電位であり、第１の電位と異なる第２の電位
を有する。
【００２３】本発明の半導体集積回路によれば、互いに
異なる電位を有するＶＤＤ電源線９と導体部７とが略平
行に配置されているので、両者の間に容量Ｃ（図２参
照）を作ることができ、その容量Ｃによって電位の変動
を抑えることができる。その結果、安定した電力供給を
行い、回路内の論理ゲートを正常に動作させることがで
き、信頼性の高い半導体装置を得ることができる。
異なる電位を有するＶＤＤ電源線９と導体部７とが略平
行に配置されているので、両者の間に容量Ｃ（図２参
照）を作ることができ、その容量Ｃによって電位の変動
を抑えることができる。その結果、安定した電力供給を
行い、回路内の論理ゲートを正常に動作させることがで
き、信頼性の高い半導体装置を得ることができる。
【００２４】図４（Ａ）及び（Ｂ）は本発明の半導体集
積回路の原理を説明するための回路図である。図４
（Ａ）に示すように、ＶＤＤ電源線９側の配線抵抗をＲ
とし、ＶＳＳ電源線１２側の配線抵抗をｒとする。ＶＤ
Ｄ電源線９と導体部７との間にできる容量（キャパシタ
ンス）をＣとする。回路動作時のトランジスタからの発
生電流であり、ＶＤＤ電源線９とＶＳＳ電源線１２との
間に生じた電流源１５から発生する電流をｉとする。
積回路の原理を説明するための回路図である。図４
（Ａ）に示すように、ＶＤＤ電源線９側の配線抵抗をＲ
とし、ＶＳＳ電源線１２側の配線抵抗をｒとする。ＶＤ
Ｄ電源線９と導体部７との間にできる容量（キャパシタ
ンス）をＣとする。回路動作時のトランジスタからの発
生電流であり、ＶＤＤ電源線９とＶＳＳ電源線１２との
間に生じた電流源１５から発生する電流をｉとする。
【００２５】図４（Ｂ）は、トランジスタからの発生電
流である貫通電流が生じることを説明するための回路図
である。例えば、図４（Ｂ）に示すＣＭＯＳインバータ
回路では、ｐチャネルトランジスタ１６は入力電圧が所
定電圧よりも低いとＯＮ状態となり、ｎチャネルトラン
ジスタ１７は入力電圧が所定電圧よりも高いとＯＮ状態
となる。しかし、電圧が変化する過程で、ｐチャネルト
ランジスタ１６及びｎチャネルトランジスタ１７が同時
にＯＮ状態になる時があり、その時に電源端子ＶDDから
グランドに流れる貫通電流ｉが発生する。
流である貫通電流が生じることを説明するための回路図
である。例えば、図４（Ｂ）に示すＣＭＯＳインバータ
回路では、ｐチャネルトランジスタ１６は入力電圧が所
定電圧よりも低いとＯＮ状態となり、ｎチャネルトラン
ジスタ１７は入力電圧が所定電圧よりも高いとＯＮ状態
となる。しかし、電圧が変化する過程で、ｐチャネルト
ランジスタ１６及びｎチャネルトランジスタ１７が同時
にＯＮ状態になる時があり、その時に電源端子ＶDDから
グランドに流れる貫通電流ｉが発生する。
【００２６】ここで、ＶＤＤ電源線９とＶＳＳ電源線１
２との間の電流源１５に上述した電流ｉが生じた場合に
は、配線抵抗Ｒ、ｒを有するＶＤＤ電源線９とＶＳＳ電
源線１２に電流ｉが流れるため、配線抵抗による電圧の
変動はＲｉとなる。一方、回路には容量Ｃを備えている
ので、電流源１５で発生する電流ｉの変動により容量電
流ｉｃが生じることになる。従って、配線抵抗Ｒ，ｒを
有するＶＤＤ電源線９とＶＳＳ電源線１２に電流（ｉ−
ｉｃ）が流れるため、配線抵抗による電圧の変動はＲ
（ｉ−ｉｃ）、ｒ（ｉ−ｉｃ）となる。従って、ＶＤＤ
電源線９とＶＳＳ電源線１２は双方ともＲｉｃ、ｒｉｃ
だけ電圧変動を小さくすることができる。このように電
位差を一定に保持しようとする働きが生じるため、電源
線の電圧降下の幅を最小限に抑えて安定した電力供給を
行なうことができる。
２との間の電流源１５に上述した電流ｉが生じた場合に
は、配線抵抗Ｒ、ｒを有するＶＤＤ電源線９とＶＳＳ電
源線１２に電流ｉが流れるため、配線抵抗による電圧の
変動はＲｉとなる。一方、回路には容量Ｃを備えている
ので、電流源１５で発生する電流ｉの変動により容量電
流ｉｃが生じることになる。従って、配線抵抗Ｒ，ｒを
有するＶＤＤ電源線９とＶＳＳ電源線１２に電流（ｉ−
ｉｃ）が流れるため、配線抵抗による電圧の変動はＲ
（ｉ−ｉｃ）、ｒ（ｉ−ｉｃ）となる。従って、ＶＤＤ
電源線９とＶＳＳ電源線１２は双方ともＲｉｃ、ｒｉｃ
だけ電圧変動を小さくすることができる。このように電
位差を一定に保持しようとする働きが生じるため、電源
線の電圧降下の幅を最小限に抑えて安定した電力供給を
行なうことができる。
【００２７】また、本発明の半導体集積回路によれば、
信号配線領域である第２の層間絶縁膜１０に容量を作ら
ないので、信号配線を配置しやすくなる。
信号配線領域である第２の層間絶縁膜１０に容量を作ら
ないので、信号配線を配置しやすくなる。
【００２８】さらに、容量Ｃには面積Ｓ、層間距離ｄ、
比誘電率εの間にＣ＝εＳ／ｄの関係が成り立ってい
る。従って、第１の層間絶縁膜８に第２の層間絶縁膜１
０よりεの大きな素材を用いることにより、十分な容量
を作ることができる。その結果、電源線の電圧変動を抑
え、安定した電力供給を行うことができる。
比誘電率εの間にＣ＝εＳ／ｄの関係が成り立ってい
る。従って、第１の層間絶縁膜８に第２の層間絶縁膜１
０よりεの大きな素材を用いることにより、十分な容量
を作ることができる。その結果、電源線の電圧変動を抑
え、安定した電力供給を行うことができる。
【００２９】なお、導体部７は、所定の電位を有しＶＤ
Ｄ電源線９との間に容量を作ることができればどのよう
な物質で作られてもよいが、作りやすさ及び材質の抵抗
率を考慮すると、ポリシリコンで作られるのが好まし
い。
Ｄ電源線９との間に容量を作ることができればどのよう
な物質で作られてもよいが、作りやすさ及び材質の抵抗
率を考慮すると、ポリシリコンで作られるのが好まし
い。
【００３０】図３は、本発明の半導体集積回路の製造方
法を工程順に示す断面図である。まず、半導体基板１に
素子分離領域６を形成した後、第１の拡散領域２及び第
２の拡散領域３を形成する。そして、第１の拡散領域２
及び第２の拡散領域３の間にゲート酸化膜４を形成する
（図３（Ａ）参照）。
法を工程順に示す断面図である。まず、半導体基板１に
素子分離領域６を形成した後、第１の拡散領域２及び第
２の拡散領域３を形成する。そして、第１の拡散領域２
及び第２の拡散領域３の間にゲート酸化膜４を形成する
（図３（Ａ）参照）。
【００３１】次いで、半導体基板１上にゲートを構成す
るゲートポリシリコン膜５を形成すると同時に、素子分
離領域６上にポリシリコン膜からなる導体部７を形成す
る。なお、ゲートポリシリコン膜５の側面に酸化膜２０
が形成される（図３（Ｂ）参照）。
るゲートポリシリコン膜５を形成すると同時に、素子分
離領域６上にポリシリコン膜からなる導体部７を形成す
る。なお、ゲートポリシリコン膜５の側面に酸化膜２０
が形成される（図３（Ｂ）参照）。
【００３２】次いで、拡散領域２、３、ゲートポリシリ
コン膜５、素子分離領域６及び導体部７上に第１の層間
絶縁膜８を形成し、その第１の層間絶縁膜８上に、導体
部７と略平行に配置されたＶＤＤ電源線９を設ける（図
３（Ｃ）参照）。
コン膜５、素子分離領域６及び導体部７上に第１の層間
絶縁膜８を形成し、その第１の層間絶縁膜８上に、導体
部７と略平行に配置されたＶＤＤ電源線９を設ける（図
３（Ｃ）参照）。
【００３３】その後、ＶＤＤ電源線９は第２の層間絶縁
膜１０によって被覆され、本発明の半導体集積回路を得
ることができる。
膜１０によって被覆され、本発明の半導体集積回路を得
ることができる。
【００３４】本発明の半導体集積回路の製造方法によれ
ば、ゲートポリシリコン膜５と導体部７とを同時に形成
するので、別工程で金属配線を形成する場合に比較して
工程数を短縮でき、生産性を向上させることができる。
ば、ゲートポリシリコン膜５と導体部７とを同時に形成
するので、別工程で金属配線を形成する場合に比較して
工程数を短縮でき、生産性を向上させることができる。
【００３５】本発明は、上記実施の形態に限定されるこ
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。例えば、図２
に示す電源線９をＶＳＳ電源線とし、半導体素子に接続
する部分を有しているものとし、電源線と異なる電位
（ＶＤＤ電源線と同電位）に導体部７の電位を固定し、
ＶＳＳ電源線との間に容量Ｃを作るようにしてもよい。
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。例えば、図２
に示す電源線９をＶＳＳ電源線とし、半導体素子に接続
する部分を有しているものとし、電源線と異なる電位
（ＶＤＤ電源線と同電位）に導体部７の電位を固定し、
ＶＳＳ電源線との間に容量Ｃを作るようにしてもよい。
【００３６】
【発明の効果】本発明の半導体集積回路によれば、互い
に異なる電位を有する電源線と導体部とが略平行に配置
されているので、両者の間に容量を作ることができ、そ
の容量によって電位の変動を抑えることができる。その
結果、安定した電力供給を行い、回路内の論理ゲートを
正常に動作させることができ、信頼性の高い半導体装置
を得ることができる。
に異なる電位を有する電源線と導体部とが略平行に配置
されているので、両者の間に容量を作ることができ、そ
の容量によって電位の変動を抑えることができる。その
結果、安定した電力供給を行い、回路内の論理ゲートを
正常に動作させることができ、信頼性の高い半導体装置
を得ることができる。
【００３７】また、本発明の半導体集積回路によれば、
信号配線領域である層間絶縁膜に容量を作らないので、
信号配線を配置しやすくなる。
信号配線領域である層間絶縁膜に容量を作らないので、
信号配線を配置しやすくなる。
【００３８】本発明の半導体集積回路の製造方法によれ
ば、ゲートを構成する膜と導体部とを同時に形成するの
で、別工程で金属配線を形成する場合に比較して工程数
を短縮でき、生産性を向上させることができる。
ば、ゲートを構成する膜と導体部とを同時に形成するの
で、別工程で金属配線を形成する場合に比較して工程数
を短縮でき、生産性を向上させることができる。
【図１】本発明の半導体集積回路を示す平面図である。
【図２】図１のII−II線断面図である。
【図３】本発明の半導体集積回路の製造方法を工程順に
示す断面図である。
示す断面図である。
【図４】（Ａ）及び（Ｂ）は、本発明の半導体集積回路
の原理を説明するための回路図である。
の原理を説明するための回路図である。
【図５】従来例１の半導体集積回路の電源線配線方法を
示す断面図である。
示す断面図である。
【図６】従来例２の半導体集積回路の電源線配線方法を
示す断面図である。
示す断面図である。
１：半導体基板 ２：第１の拡散領域 ３：第２の拡散領域 ４：ゲート酸化膜 ５：ゲートポリシリコン膜 ６：素子分離領域 ７：導体部 ８：第１の層間絶縁膜 ９：ＶＤＤ電源線 １０：第２の層間絶縁膜 １２：ＶＳＳ電源線 Ｃ：容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822
Claims (4)
- 【請求項１】半導体基板上に素子分離領域を形成する工
程と、 前記半導体基板上にゲートを構成する膜を形成すると同
時に、前記素子分離領域上に導体部を形成する工程と、 前記導体部の上部に層間絶縁膜を介して前記導体部と略
平行に配置された第１の電位を有する第１の電源線を形
成する工程と、を有し 前記第１の電源線と導体部とは異なる電位を有し、 前記ゲートを構成する膜及び導体部は、ポリシリコンで
作られる、 ことを特徴とする半導体集積回路の製造方法。 - 【請求項２】前記導体部は、第２の電位を有する第２の
電源線と電気的に接続されることを特徴とする請求項１
に記載の半導体集積回路の製造方法。 - 【請求項３】前記第１の電源線はＶＤＤ電源線であり、
第２の電源線はＶＳＳ電源線であることを特徴とする請
求項２に記載の半導体集積回路の製造方法。 - 【請求項４】前記第１の電源線はＶＳＳ電源線であり、
第２の電源線はＶＤＤ電源線であることを特徴とする請
求項２に記載の半導体集積回路の製造方法。
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|---|---|---|---|
| JP22746898A JP3189797B2 (ja) | 1998-08-12 | 1998-08-12 | 半導体集積回路の製造方法 |
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| JP22746898A JP3189797B2 (ja) | 1998-08-12 | 1998-08-12 | 半導体集積回路の製造方法 |
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| JP2000058759A JP2000058759A (ja) | 2000-02-25 |
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Family Applications (1)
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-
1998
- 1998-08-12 JP JP22746898A patent/JP3189797B2/ja not_active Expired - Fee Related
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| JP2000058759A (ja) | 2000-02-25 |
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