KR20000035312A - 반도체 집적 회로 장치 - Google Patents

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KR20000035312A
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이께다슈지
와끼모또하루미
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

본원 발명에서는, 다종류의 형태의 컨택트 홀에 매립된 금속층(36, 39)을 배선으로 하여 사용하고, 이것을 기판 바이어스의 배선으로 하고, 제1층째의 금속 배선층(16, 19)을 얇게 하여 이것도 기판 바이어스의 제어용 배선으로서 이용하고, 또한 제2층째의 금속 배선층(17, 18)을 구리 배선층으로서 이용한다. 이에 따라, 저전력으로 고속 동작을 소면적을 실현하고 또한 마스크를 증가시키지 않은 반도체 회로를 제공할 수 있다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 저전력으로 고속 동작을 실현하는데 적당한 CMOS 형의 반도체 집적 회로에 적당하고, 특히 마스크수를 늘리지 않고 소면적으로 실현할 수 있는 반도체 집적 회로에 관한 것이다.
종래, 저전력으로 고속 동작을 실현하기 위해 CMOS 회로의 NMOS 및 PMOS의 기판, 즉 P 웰과 N 웰의 전위를 동작시 또는 대기시에 제어하고, 임계치를 저전압 동작에 알맞은 값으로 설정함으로써 저전압으로 고속 동작을 가능하게 하는 방식이 제안되고 있다. 예를 들면 1996, IEEE International Solid-State Circuits Conference, Digest of Technical papers,) p.p. 166-167에 나타낸 방식에서는 P 웰과 N 웰의 전위를 각각의 트랜지스터가 구성되는 웰의 트랜지스터로부터 떨어진 장소에 전극을 추출 제어하고 있다.
동작중에 각 트랜지스터로부터 발생하는 기판 전류는, 트랜지스터를 고속 동작시킬수록 커진다. 따라서, 집적 회로를 저속으로 동작시키면 몰라도, 고속으로 동작시키는 경우에는 기판 전류의 영향으로 트랜지스터의 위치에서의 기판 전위와 전위 추출구에서의 기판 전위가 다르고, 가장 알맞은 기판 전위를 부여할 수 없게 된다.
만약 각 트랜지스터로부터의 기판 전류를 1 ㎂라고 가정하고, 동시에 1000개의 트랜지스터가 동작한다고 하면 기판 전류의 합계는 1㎃가 된다. 웰의 저항을 1㏀이라고 하면 전위 강하는 1V가 된다. 이들 값은 현재의 집적 회로의 실상으로부터는 아주 상식적인 숫자이지만, 그래도 1V의 전위 변동을 초래한다. 이에 따라, 임계치 전압의 0.1V로부터 0.3V 정도의 변동이 생기게 된다. 즉, 전위 추출구 근방의 트랜지스터와 떨어져 있는 트랜지스터 사이에는 이들만의 임계치의 차를 생기게 하므로, 양자의 트랜지스터 사이에 특성의 차가 생겨버린다. 이래서는, 고속 동작은 도저히 실현할 수 없다.
한편, 기판 전위를 부여하는 배선을 전원 및 접지선과 함께 배선하는 방식이 알려져 있다. 이 경우 기판 전위를 부여하는데 배선으로 확실히 취하므로, 기판 전위가 장소에 상관없이 일정해진다. 그러나, 이 경우에는, 양자의 배선을 동일한 평면 상에 레이아웃해야 하기 때문에, 큰 면적을 필요로 하였다.
또한, 기판 전위를 확산층으로 배선하고, 전원 배선을 금속 배선층으로 배선하는 방식이, 특개평10-154756에 개시되어 있지만, 확산층은 실리 사이드를 이용해도 시트 저항이 10Ω 정도이고, 배선 자체의 저항이 높아지고, 그 효과에 일정한 제한이 있었다.
본 발명이 해결하고자 하는 과제는, 기판 바이어스를 제어하여 저전력으로 고속 동작하는 CMOS 회로를 소면적으로 또한 여분의 포토마스크를 사용하지 않고 실현하고자 하는 것에 있다.
상기 과제를 달성하기 위해 본 발명에서는, 컨택트 홀에 매립된 금속을 배선으로서 사용한다. 이 때문에, 여러가지 형상의 컨택트 홀을 형성한다. 예를 들면, 가늘고 긴 형상의 컨택트 홀을 형성하여 떨어진 위치에 있는 대상물을 전기적으로 접속한다. 이에 따라, 제1층째의 금속 배선층을 얇게 하거나, 텅스텐과 같은 비교적 저항이 높은 금속을 사용해도, 필요에 따라 컨택트 홀에 매립된 금속으로 저저항화하여 이것을 보충하면, 포토마스크의 증가없이 회로의 특성 열화를 막는 것이 가능해진다.
또한, 기판 전위를 위한 배선에 제1 금속 배선층 또는, 상기된 컨택트 홀에 매립된 금속을 이용하고, 전원 또는 접지 전위의 배선에 제2 금속 배선층을 이용하고, 전원 또는 접지 전위의 배선이 기판 전위를 위한 금속 배선층을 피복하는 것과 같이 배선함에 따라, 셀의 면적의 증대를 막으면서, 기판 전위를 제어할 수 있는 CMOS 회로를 형성할 수 있다. 또한, 이 때 제2층째의 금속 배선층에 구리등의 저저항 금속을 이용하는 것이 더욱 전원의 저저항화를 초래하여, 고성능화에 효과가 있다.
또한, 상기 배선의 구성을 이용하면, 동일 칩 상에 DRAM 셀을 탑재한 경우에, 막 두께가 얇아 저항이 높은 DRAM의 비트선과 CMOS 회로의 제1층째 배선을 동일하게 하는 것이 가능해지고, 포토마스크의 증가없이 DRAM과 CMOS 회로의 고성능화를 달성할 수 있다.
본 발명의 다른 관점을 설명하면, 기판에 형성되는 MIS 트랜지스터와, 기판 위에 형성되는 제1 배선층과, 제1 배선층 위에 형성되는 제2 배선층과, MIS 트랜지스터의 소스, 게이트, 드레인, 제1 배선층, 및 제2 배선층 중 2개를 전기적으로 접속하는 컨택트 홀을 구비하고, 기판면 상에 XY 평면을 가정한 경우, 컨택트 홀에 의해 접속되는 트랜지스터의 소스, 게이트, 드레인, 제1 배선층, 또는 제2 배선층의 상기 XY 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비한 것을 특징으로 한다.
또한, 다른 관점에서는, 기판에 형성되는 MIS 트랜지스터와, 기판 위에 형성되는 제1 배선층과, 제1 배선층 위에 형성되는 제2 배선층과, MIS 트랜지스터의 소스, 게이트, 드레인, 제1 배선층, 및 제2 배선층 중 2개를 전기적으로 접속하는 컨택트 홀을 구비하고, 기판면 상에 XY 평면을 가정한 경우, 컨택트 홀에 의해 접속되는 트랜지스터의 소스, 게이트, 드레인, 제1 배선층, 또는 제2 배선층의, 컨택트 홀과의 접촉 부분의 상기 XY 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하는 것을 특징으로 한다.
컨택트 홀에 여러가지의 도전체를 매립하면, 그 저항을 조정할 수 있다. 제1 배선층 및 제2 배선층은 금속 배선층으로 하면 저저항화할 수 있다.
또한, 기판에 형성되는 확산층과, 기판 위에 형성되는 중간층과, 중간층 위에 형성되는 배선층과, 확산층과 배선층을 전기적으로 접속하기 위해 중간층 중에 형성되는 컨택트 홀을 구비하고, 기판면 상에 XY 평면을 가정한 경우, 확산층과 컨택트 홀과의 접촉 부분의 XY 평면에의 사영의 형상과, 배선층과 컨택트 홀과의 접촉 부분의 XY 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하여 이루어지는 것을 특징으로 한다.
또한, 기판 위에 형성되는 제1 배선층과, 제1 배선층 위에 형성되는 중간층과, 중간층 위에 형성되는 제2 배선층과, 제1 배선층과 제2 배선층을 전기적으로 접속하기 위해 중간층 중에 형성되는 컨택트 홀을 구비하고, 기판면 상에 XY 평면을 가정한 경우, 제1 배선층과 컨택트 홀과의 접촉 부분의 XY 평면에의 사영의 형상과, 제2 배선층과 컨택트 홀과의 접촉 부분의 XY 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하여 이루어지는 것을 특징으로 한다.
또한, 다른 관점에서는 기판에 형성되는 MIS 트랜지스터와, 기판 상에 형성되는 제1 금속 배선층과, 제1 금속 배선층 상에 형성되는 제2 금속 배선층을 구비하고, MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고, MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 제1 금속 배선층으로 구성되고, 전원 배선과 기판 전위 배선 중 적어도 일부가 오버랩하는 것을 특징으로 한다.
또한, 전원 배선과 기판 전위 배선이 완전히 오버랩하도록 하면, 소자의 면적을 축소할 수 있다. 전원 배선은 비교적 대전력을 흘릴 필요가 있으므로, 전원 배선의 폭이, 기판 전위 배선의 폭보다도 넓은 것이 바람직하다. 같은 이유로, 제1 금속 배선층이 텅스텐을 주성분으로 하는 금속으로 구성되고, 제2 금속 배선층이 저저항의 구리를 주성분으로 하는 금속으로 구성되는 것도 바람직하다. 또한, 제1 금속 배선층이 제2 금속 배선층보다도 얇아지도록 구성해도 된다. 또한, 기판과 제1 금속 배선층 사이의 중간층에 컨택트 홀을 형성하고, 컨택트 홀이 기판 전위 배선의 일부를 구성하는 제1 금속 배선과 오버랩하도록 하고, 컨택트 홀도 기판 전위 배선의 일부를 구성하도록 하여, 기판 전위 배선의 저항을 내릴 수도 있다. 이 경우, 제1 금속 배선과 컨택트 홀이 겹치도록 하면, 소자 면적을 축소할 수 있다.
다른 관점에서는, 기판에 형성되는 MIS 트랜지스터와, 기판 상에 형성되는 제1 금속 배선층과, 기판과 제1 금속 배선층 사이의 중간층과, 제1 금속 배선층 상에 형성되는 제2 금속 배선층을 구비하고, MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 제2 금속 배선층으로 구성되고, MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 중간층 내에 형성되는 컨택트 홀 내에 형성된 도전체에 의해 구성되고, 전원 배선과 컨택트 홀이 오버랩하는 것을 특징으로 한다. 이 때, 전원 배선의 폭은, 컨택트 홀의 폭보다도 넓은 것으로 할 수 있다.
또한, 본 발명의 다른 관점에서는, 기판에 형성되는 MIS 트랜지스터와, 기판상에 형성되는 제1 금속 배선층과, 제1 금속 배선층 상에 형성되는 제2 금속 배선층을 구비하고, MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 제2 금속 배선층으로 구성되고, MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 제1 금속 배선층으로 구성되고, 제1 금속 배선층이 텅스텐을 주성분으로 하여 형성되고, 제2 금속 배선층이 구리를 주성분으로 하여 형성된 것을 특징으로 한다.
또 다른 관점에서는, 기판에 형성되는 MIS 트랜지스터와, 데이타를 저장하기 위한 메모리 셀과, 기판 상에 형성되는 제1 금속 배선층과, 제1 금속 배선층 상에 형성되는 제2 금속 배선층을 구비하고, MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 제2 금속 배선층으로 구성되고, MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 제1 금속 배선층으로 구성되고, 메모리 셀에의 입력 또는 출력 데이타 신호를 전송하는 비트선이 적어도 일부가 제1 금속 배선층으로 구성되는 것을 특징으로 한다.
또한, 메모리와 논리 회로를 혼재시킨 집적 회로를 형성하는 경우, 기판에 형성되는 MIS 트랜지스터와, 데이타를 저장하기 위한 메모리 셀과, 텅스텐을 주성분으로 하는 제1 배선층과, 구리를 주성분으로 하는 제2 배선층을 구비하고, MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 제2 배선층으로 구성되고, MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 제1 배선층으로 구성되고, 메모리 셀에의 입력 또는 출력 데이타 신호를 전송하는 비트선 중 적어도 일부가 제1 배선층으로 구성되는 것이 바람직하다.
이 경우의 다른 관점으로는, 기판에 형성되는 MIS 트랜지스터와, 데이타를 저장하기 위한 메모리 셀과, 기판 상에 형성되는 텅스텐을 주성분으로 하는 제1 금속 배선층과, 제1 금속 배선층 상에 형성되는 구리를 주성분으로 하는 제2 금속 배선층을 구비하고, MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 제2 금속 배선층으로 구성되고, 메모리 셀에의 입력 또는 출력 데이타 신호를 전송하는 비트선 중 적어도 일부가 제1 금속 배선층으로 구성되는 것을 특징으로 한다.
여기서, MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 제1 금속 배선층으로 구성되어도 좋다. 또한, 적당한 구체예에서는, 메모리 셀은 DRAM 셀이고, DRAM 셀의 용량이 제1 금속 배선층과 제2 금속 배선층 사이에 배치되어 있다. 더욱 구체적으로는, 기판과 제1 금속 배선층 사이에 게이트 전극층이 배치되어 있다.
또한, 변형예에서는, 기판, 제1 금속 배선층, 제2 금속 배선층, 및 게이트 전극층 중 2개를 제1 접속 대상 및 제2 접속 대상으로서 선택하고, 이들을 접속하는 컨택트 홀을 구비하고, 기판 평면 상에 XY 평면을 가정한 경우, 컨택트 홀과 제1 접속 대상의 접촉면의 XY 평면에의 사영이, 컨택트 홀과 제2 접속 대상의 접촉면의 XY 평면에의 사상(寫像)과 중복되지 않은 부분을 갖는 것을 특징으로 하다.
도 1은 본 발명의 제1 실시예의 구성도.
도 2는 종래 발명과 본 발명의 비교를 위한 구성도.
도 3은 본 발명의 제조 공정 단면도.
도 4는 본 발명의 제2 실시예의 구성도.
도 5는 본 발명의 제3 실시예의 구성도.
도 6은 본 발명의 제4 실시예의 구성도.
도 7은 본 발명의 제5 실시예의 구성도.
도 8은 본 발명의 제6 실시예의 구성도.
도 9는 본 발명의 제7 실시예의 구성도.
도 10은 본 발명의 제8 실시예의 구성도.
도 11은 셀 및 스위치 셀의 배치도.
도 12는 셀 및 스위치 셀의 배치도.
도 13은 DRAM 셀의 회로도와 단면도.
도 14는 칩의 레이아웃도.
〈도면의 주요 부분에 대한 부호의 설명〉
16 : N 웰의 배선
17 : 전원 배선
18 : 접지 배선
19 : P 웰의 배선
이하, 본 발명의 실시예를 도면을 갖고 설명한다.
도 1은 본 발명의 제1 실시예에서, CMOS의 기본 회로인 인버터 회로의 논리도(a), 회로도(b), 레이아웃도(c), 단면도(d)를 나타낸 것이다. 도 1의 (a)는 논리도이고, 참조 번호 11은 입력 단자, 참조 번호 12는 출력 단자이다. 도 1의 (b)는 회로도이고, 참조 번호 13은 PMOS 트랜지스터(14)는 NMOS 트랜지스터, 참조 번호 15는 다이오드, 참조 번호 16은 PMOS 트랜지스터의 기판을 위한 배선, 참조 번호 17은 전원 배선, 참조 번호 19는 NMOS 트랜지스터의 기판을 위한 배선, 참조 번호 18은 접지 배선이다.
도 1에서 도시된 바와 같이 본 실시예에서는, 트랜지스터의 기판의 전위를 배선(16 및 19)으로 접속하고, 이 배선의 전위를 제어하여 MOS 트랜지스터의 임계치 전압을 원하는 값으로 하고, 저전압 고속 동작을 할 수 있는 CMOS 회로에 관한 것이다. 또한, 다이오드(15)는 에칭등의 집적 회로 제조 과정에서 MOS 트랜지스터(13 및 14)의 게이트 전극이 대전하여 산화막이 파괴되는 것을 막기 위해 삽입되는 것이다.
도 1의 (c)의 레이아웃도에서는 좌측의 도면이 확산층, 게이트층, 컨택트층, 제1층째의 배선층을 나타내는 도면이고, 우측의 도면이 관통 홀과 제2층째의 확산층을 나타내는 도면이고, 도면 중의 X는 원점을 나타내고 있다.
도 1중, 참조 번호 26이 NMOS 트랜지스터, PMOS 트랜지스터 공통의 게이트 전극이다. 또한, 참조 번호 31릉 N 웰이고, 그 중 참조 번호 20이 PMOS 트랜지스터를 구성하기 위한 P 형의 확산층이다. 참조 번호 35가 N 웰의 전위를 부여하기 위한 N 형의 확산층이고, 이 확산층의 전위는, 가로 길이의 컨택트 홀(36)을 통해 제1층째의 금속 배선(16)에 의해 배선되어 있다. 또한, PMOS 트랜지스터 소스 전극은 세로 길이의 컨택트 홀(23)을 통해 최종적으로는 제2층째의 금속 배선에의한 전원 배선(17)에 접속되어 있다.
한편, 참조 번호 32는 P 웰이고, 그 중 참조 번호 21이 NMOS 트랜지스터를 구성하기 위한 N 형의 확산층이다. 참조 번호 34가 P 웰의 전위를 부여하기 위한 P 형의 확산층이고, 이 확산층의 전위는, 가로 길이의 컨택트 홀(39)을 통해 제1층째의 금속 배선(19)에 의해 배선되어 있다. 또한, NMOS 트랜지스터의 소스 전극은 세로 길이의 컨택트 홀(24)을 통해 최종적으로는 제2층째의 금속 배선(18)에 의해 접속되어 있다.
도 1의 (d)는 도 1의 (c)의 중앙부를 세로로 절단한 경우의 단면도를 나타내고 있다. 참조 번호 30은 반도체 기판, 참조 번호 31이 N웰, 참조 번호 32가 P웰, 참조 번호 33은 소자 분리 영역이고, 그 밖의 번호는 도 1의 (c)의 레이아웃도와 동일하다.
도 1에서 도시된 바와 같이, 본 발명에서는 웰 전위를 부여하기 위한 배선(16 및 19)이 확산층(35 및 34) 상에 배선되어 있다. 따라서, 이들 배선을 위해 쓸데없는 면적은 필요로 하지 않는다. 또한 전원 배선(17)과 접지 배선(18)은 제2층째의 금속 배선층에 의해 구성되고, 참조 번호 16 및 19에 중복되도록 배치되어 있다.
웰 전위를 제어하지 않은 CMOS 회로의 경우는, 전원과 N웰, 접지선과 P 웰은 공통의 전위이기 때문에, 양자 하나의 배선으로 해결된다. 그러나, 웰 전위를 제어하는 경우는, 각각 다른 전위로 할 필요가 있기 때문에 동일 배선층으로 배선하면 여분의 영역을 취하게 된다. 본 발명에서는, 이들 배선을 금속층을 2층 이용하여 중복하여 배치하기 때문에 여분의 영역을 취하는 일은 없다. 따라서, 웰 전위를 제어하여 저전력고속 동작에 알맞은 CMOS 회로를 면적의 증대없이 실현할 수 있는 효과가 있다. 또한, 웰 전위의 배선 상에 전위 변동이 있는 신호선이 아니라, 전위의 고정된 전원 또는 접지 배선이 오기 때문에, 웰 전위의 커플링에 의한 변동을 막을 수 있는 효과도 있다.
도 1의 (c)에 도시된 바와 같이, 본 실시예에서는 제2층째의 금속 배선층은, 입력 단자(11)와 출력 단자(12)의 추출구와 전원 배선(17)과 접지 배선(18)에 이용하고 있다. 이밖에, 참조 번호 26, 27, 28, 29로 나타낸 바와 같이, 가로 방향으로 배선을 통과시키는 것이 가능해진다. 이 경우, 이들 배선을 동일 칩 상의 다른 논리 게이트 사이의 배선에 이용할 수 있는 효과가 있다.
또한, 본 실시예에서는, 컨택트 홀은 일정한 크기가 아니라 세로 길이 또는 가로 길이의 컨택트 홀도 이용하고 있다. 최근 컨택트 홀은 깊이가 깊어지지만, 그 때문에 컨택트 홀 내에 텅스텐등의 금속을 매립하고 있다. 본 실시예는 컨택트 홀에 금속이 매립되는 것에 감안하여, 컨택트 홀을 세로 길이, 또는 가로 길이로 함에 따라, 컨택트 홀 자신을 배선과 같이 이용하여 적극적으로 이용하여, 논리 게이트의 성능을 향상시키고자 하는 것이다.
일반적으로 CMOS 회로에서는, 트랜지스터의 소스의 저항이 증대함에 따라, 트랜지스터의 전류 구동 능력이 열화한다. 본 실시예에서는, 참조 번호 23, 24와 같이 트랜지스터의 소스측에 세로 길이의 컨택트 홀을 배치하고, 이 중에 금속을 매립함에 따라 소스 저항을 저감시키고, 트랜지스터의 전류 구동 능력을 저감시킬 수 있는 효과가 있다.
가로 길이의 컨택트(36, 39)는, 웰 전위의 배선(16, 19)에 중복해 둠에 따라, 웰 전위의 배선(16, 19)의 배선 저항을 실질적으로 저감하고, 웰의 전위를 확실하게 제어할 수 있는 효과가 있다.
또한, 컨택트 홀 내의 도전체(26)에서만 게이트와 확산층을 접속할 수 있다. 이 경우, 제1층 금속층을 접속하지 않아도 게이트와 확산층을 접속할 수 있다.
일반적으로 MOS 트랜지스터의 게이트 절연막은 매우 얇다. 따라서, 제조 공정중에 정전 파괴하는 경우가 있다. 이것을, 게이트와 확산층으로 만들어진 다이오드를 접속함으로써 막을 수 있다. 본 실시예에서는, 다이오드(15)를 P 웰(32)의 영역 내에 형성하고, 이 다이오드와 게이트 전극(26)을 세로 길이의 컨택트 홀(15)에 매립된 금속층(25)에 접속하고 있다. 또한, 컨택트 홀(25)에 제1층 금속 배선층을 접속하지 않는다. 이러한 구조로 함에 따라, 게이트와 다이오드를 접속하기 위한 제1층째의 금속 배선층이 필요가 없어지고, 이만큼을 다른 배선의 목적으로 사용할 수 있다.
도 2는 본 발명의 컨택트 홀의 사용법에 대해 설명한 것이다. 도 2의 (a)는 비교를 위한 예의 단면도, 도 2의 (b)는 동일 레이아웃도, 도 2의 (c)는 본 발명의 단면도, 도 2(D)는 본 발명의 레이아웃도이다.
도 2의 (a) 및 (b)의 경우, 예를 들면 참조 번호 41의 게이트 전극과 참조 번호 21의 확산층을 접속하는 경우, 컨택트 홀을 통해, 참조 번호 43의 제1층째의 배선층을 이용하였다. 이에 대해, 본 발명에서는 참조 번호 46의 컨택트에 매립된 도전체를 이용하여 접속한다. 이와 같이 함으로써, 막 두께가 제1층째의 배선층의 막 두께가 얇아 시트 저항이 높은 경우에, 저항을 크게 하지 않고 게이트 전극과 확산층을 접속할 수 있다.
또한, 본 발명에서는 참조 번호 21의 확산층과 참조 번호 45의 제2층째의 배선층을 접속하는 경우도 저항을 작게 할 수 있다. 즉, 종래예에서는, 확산층(21)으로부터 컨택트 홀 2개를 통해 제1층째의 배선층(44)에 접속하고, 또한 관통 홀을 통해 참조 번호 45에 접속한다. 이 경우에도 제1층째의 배선층의 막 두께가 얇은 경우에는 저항이 커진다. 그러나, 본 발명에서는, 참조 번호 47의 컨택트 홀에 매립된 금속층을 배선층과 마찬가지로 이용하여 참조 번호 45에 접속하고 있다. 이와 같이 함으로써, 확산층(21)에는, 연속적으로 컨택트 홀에 매립된 두꺼운 금속층에 접하고 있으므로, 확산층(21) 저항을 실질적으로 저하시키는 효과가 있다. 또한, 절연 분리층의 상부까지 컨택트 홀을 연장시킴에 따라, 최종적으로 참조 번호 45까지의 저항을 내리는 것이 가능해진다.
도 3은, 본 발명의 제조 공정도를 도시한 것이다.
도 (a)에서는, 종래부터 알려져 있는 제조 공정에서 트랜지스터가 제작되어 있다. 여기서, 참조 번호 41은 트랜지스터의 게이트 전극. 참조 번호 21은 확산층이다. 또한, 참조 번호 54는 선택 에칭을 위한 질화 실리콘이다. 이어서 (b)에서는 절연막(52)을 형성한다. 이 때, 베이스에는 게이트 전극의 단차가 있기 때문에, 이 단차의 부분은, 절연막을 붙여도 고조되게 된다. 그래서 (c)에서는 이것을 기계 화학적 연마법, 소위 CMP 법으로 연마하여 평탄화한다. 이어서 (d)에서는 컨택트 홀의 구멍뚫기를 한다. 이 때, 우선 절연막(52)을, 참조 번호 54의 질화실리콘을 에칭 스토퍼로서 에칭한다. 그리고, 질화실리콘을 에칭함으로써, 실리콘면을 노출시킨다. 이어서 (e)에서는 CVD 법을 이용하여 텅스텐등의 금속을 퇴적한다. CVD에서는 물체의 표면에 따라 금속이 퇴적하는 성질이 있으므로, 컨택트 홀 내에도 컨택트 홀의 측벽을 따라 금속이 퇴적하고, 결과적으로 컨택트 홀내에는 완전히 금속에 의해 매립되게 이루어진다.
또한, 본 발명에서는, 길이가 긴 컨택트 홀도 사용하는 것을 특징으로 하지만, 이 경우도 통상의 크기의 컨택트 홀과 폭을 동일하게 함으로써, 측벽을 따라 금속이 퇴적하고, 결국 긴 컨택트 홀도 금속에 의해 매립되게 이루어진다. 또한 (f) 에서는, 퇴적한 금속층을 바로 위로부터 에칭하는 에칭 백법을 이용함에 따라, 각 컨택트 홀의 금속을 분리하고, 컨택트 홀 내에 금속이 매립되는 구조를 실현할 수 있다. 다음에 (g)에서는 제1층째의 금속층(53)을 퇴적하고, (h)로 에칭함으로써, 제1층째의 금속층의 패턴을 실현할 수 있다.
이상과 같은 행정을 거침에 따라, 컨택트 홀을 만드는 통상의 행정에 따라, 여러가지 크기의 컨택트 홀을 얻을 수 있고, 거기에 금속을 매립할 수 있으므로, 이것을 배선과 같이 이용하여, 집적 회로 내의 접속에 이용하여, 저저항의 배선을 실현할 수 있는 효과가 있다.
도 4는 본 발명의 제2 실시예에서, CMOS의 기본 회로인 인버터 회로의 회로도, 레이아웃도, 단면도를 나타낸 것이다. 도 4D는 레이아웃도의 중앙부를 Y 방향으로 절단한 경우의 단면도이고, 도 4E는 레이아웃도의 NMOS 트랜지스터의 부분을 X 방향으로 절단한 경우의 단면도이다.
본 실시예에서는, NMOS의 확산충(21)의 소스측, PMOS의 확산층(20)의 소스측, P 웰(32)의 웰 전극(39), N 웰(31)의 웰 전극(35)의 접속을 각각 가늘고 긴 컨택트 홀(24, 23, 39, 36)에 의해 행하고 있다. 이에 따라, 각각의 부분을 저저항화할 수 있다. 트랜지스터의 소스측을 저저항화하는 것은, 트랜지스터의 전류 구동 능력을 증가시키는 효과가 있다. 또한, 웰의 전극을 저저항화할 수 있는 것은, 웰의 전위를 안정적으로 할 수 있는 효과가 있으므로, 예를 들면 래치업에 대한 내성이 향상하는 것 외에, 기판 바이어스를 주는 경우에는, 웰의 노이즈를 작게 할 수 있으므로, 기판 바이어스가, 노이즈에 의해 변동하는 것을 막는 효과가 있다.
또한, 본 실시예에서는, 드레인측은 통상의 컨택트와, 제1층째의 금속 배선층을 이용하고 있다. 이것은, 이 제1층째의 금속 배선층을 얇게 함으로써, 드레인측의 기생 용량을 줄이게 하기 때문이다. 일반적으로는, CMOS 회로의 속도나 저소비 전력성은 드레인측의 용량을 작게 함으로써 향상시킬 수 있다. 드레인측의 저항은 문제가 되지 않은 경우가 많다. 본 실시예에서는, 이들 경향을 감안하여, 소스측은 컨택트 홀에 매립된 도전체를 이용하여 저항을 줄이고, 드레인측은, 최소의 수의 컨택트 홀을 이용하여, 제1층째의 금속 배선층에 접속함으로써 기생 용량을 감함에 따라 동작 속도 성능의 향상을 위해 알맞은 CMOS 구조를 부여하는 것이 가능해진다.
도 5는 본 발명의 제3 실시예에서, CMOS의 기본 회로인 인버터 회로의 회로도, 레이아웃도, 단면도를 나타낸 것이다. 도 5D는 레이아웃도의 중앙부를 Y 방향으로 절단한 경우의 단면도이고, 도 5E는 레이아웃도의 NMOS 트랜지스터의 부분을 X 방향으로 절단한 경우의 단면도이다.
본 실시예는, 본 발명의 제2 실시예에 대해, 드레인측도 가늘고 긴 컨택트 홀(55)로 접속한 예이다. 이것은, 드레인측의 저항이 회로 특성에 큰 영향을 미치게 하는, 즉 MOS 트랜지스터의 비포화 영역을 이용하는 경우에는, 본 실시예와 같은 레이아웃을 이용할 수 있다.
또한, 본 실시예의 경우, 확산층 표면의 대부분이 컨택트 홀내의 금속으로 덮어지므로, 모든 확산층이 낮아진다. 이 경우, 확산층을 실리콘보다도 저항이 낮은 실리콘과 금속의 화합물인 TiSi2나 CoSi2등의 실리 사이드로 피복하는 등하여, 확산층의 시트 저항을 낮추지 않아도 좋아진다. 즉, 확산층에 실리 사이드화를 할 필요가 생기지 않게 되고, 제조 공정을 간략화할 수 있는 효과가 있다.
도 6은 본 발명의 제4 실시예에서, CMOS의 기본 회로인 인버터 회로의 회로도, 레이아웃도, 단면도를 도시한 것이다. 도 6D는 레이아웃도의 중앙부를 Y 방향으로 절단한 경우의 단면도이고, 도 6E는 레이아웃도의 NMOS 트랜지스터의 부분을 X 방향으로 절단한 경우의 단면도이다.
도 6의 실시예는, 본 발명의 제2 실시예에 더욱 게이트와 다이오드(61)를 병렬로 접속한 것이다. 이 다이오드는, 배선을 에칭하여 가공할 때 등에, 플라즈마에 노출함으로써 이루어지지만, 이에 따라 게이트 전극이 고전계에 노출되고, 게이트 산화막이 파괴되는 것을 막기 위해 받아들이는 것이다. 본 실시예에서는, 이 타이오드를 확산층(42)과 N 웰 사이에 형성하고, 이것과 게이트 전극(26)을 접속하기 위해 긴 컨택트 홀에 매립된 도전층(43)을 이용하고 있다. 이와 같이 함으로써, 게이트와 확산층을 저저항으로 접속할 수 있는 것이 가능해지는 것외에, 다이오드를 게이트 전극에 인접하여 배치할 수 있기 때문에, 다이오드를 배치하기 위해 필요한 면적을 저감시킬 수 있는 효과가 있다.
도 7은 본 발명의 제5 실시예에서, CMOS의 기본 회로인 인버터 회로의 회로도, 레이아웃도, 단면도를 도시한 것이다. 도 7D는 레이아웃도의 중앙부를 Y 방향으로 절단한 경우의 단면도이고, 도 7E는 레이아웃도의 NMOS 트랜지스터의 부분을 X 방향으로 절단한 경우의 단면도이다.
도 7의 실시예는, 본 발명의 제4 실시예에서 트랜지스터의 소스측과, 웰의 컨택트와 다이오드의 상부에 제1층째의 금속층을 오버랩시켜 배치한 것이다. 이 경우에는, 가늘고 긴 컨택트가 원래 있으므로, 각 부를 저저항화할 수 있는 것에 대해 효과에 변동은 없다. 그러나 기생 용량이 약간 증가하고, 면적도 필요해진다. 본 실시예의 경우 제1층째의 금속층을 에칭하는 것이 용이해지는 효과가 있다.
도 8은 본 발명의 제6 실시예에서, CMOS의 기본 회로인 인버터 회로의 회로도, 레이아웃도, 단면도를 도시한 것이다.
본 실시예는, 본 발명의 제1 실시예와 같이 세로 길이 또는 가로 길이의 컨택트 홀을 이용하지 않은 경우의 실시예이다.
본 실시예에서는 본 발명의 제2로부터 제5 실시예와 같이 세로 길이 또는 가로 길이의 컨택트 홀을 이용하지 않으므로 컨택트 홀에 매립된 금속에 의한 저항의 저감 효과는 없다. 그러나, 본 발명의 제1 실시예와 마찬가지로 웰 전위의 배선(16 및 19) 위에 전원 배선(17)과 접지 배선(18)이 배치되어 있고, 웰의 전위를 제어하여, 저전압으로 고속 동작할 수 있는 CMOS의 반도체 집적 회로 장치에서도 면적의 증가를 초래하지 않는 효과가 있다.
도 9는 본 발명의 제8 실시예이다. 본 실시예는, 본 발명을 3중 웰 구조에 적용한 실시예이다. 본 도면에서, 참조 번호 30은 P 형 기판, 참조 번호 32는 P웰, 참조 번호 31은 N웰, 참조 번호 51은 깊은 N 웰이다.
본 발명의 제7 실시예까지는, 참조 번호 51의 깊은 N 웰이 없었다. 이 경우에는, 기판이 P 형인 경우, P 웰과 전기적으로 도통한다. 따라서, P 웰의 전위를 제어하는 방식으로는 기판마다 제어할 필요가 있었다. 본 실시예의 경우에는, 기판과 P 웰이 깊은 N 웰에 의해 전기적으로 절연되어 있으므로, P 웰을 제어하고자 하는 경우라도 기판마다 제어할 필요가 없다. 이러한 웰 구성의 경우라도 본 발명은 문제없이 적용 가능하다.
도 10은 본 발명의 제9 실시예이다. 본 실시예는, 본 발명을 3중 웰 구조에 적용한 실시예이다. 본 도면에서, 참조 번호 30은 P 형 기판, 참조 번호 32는 P웰, 참조 번호 31은 N웰, 참조 번호 51은 깊은 N 웰이다.
본 발명의 제7 실시예까지는, 참조 번호 51의 깊은 N 웰이 없었다. 이 경우에는, 기판이 P 형인 경우, P 웰과 전기적으로 도통해 버린다. 따라서, P 웰의 전위를 제어하는 방식으로는 기판마다 제어할 필요가 있었다. 본 실시예의 경우에는, 기판과 P 웰이 깊은 N 웰에 의해 전기적으로 절연되어 있으므로, P 웰을 제어하고자 하는 경우라도 기판마다 제어할 필요가 없다. 이러한 웰 구성의 경우라도 본 발명은 문제없이 적용 가능하다.
도 11의 (b)는 셀 및 스위치 셀의 회로도와 도 11의 (c)는 배선의 레이아웃도, 도 11의 (d)는 트랜지스터의 레이아웃도, 도 11의 (e)는 스위치 셀의 단면도이다.
도 11에서 참조 번호 103은 스위치 셀, 참조 번호 104는 셀, 참조 번호 101은 PMOS의 스위치 트랜지스터, 참조 번호 102는 NMOS의 스위치 트랜지스터이다. NMOS의 스위치 트랜지스터(102)의 게이트에는, 신호선 Cbn, 드레인에는 Vss, 소스에는 셀내의 NMOS의 기판 즉 P 웰 전극(39)인 Vbn이 접속되어 있다. 이 트랜지스터는 예를 들면 아래와 같이 동작한다. 즉, 셀내의 트랜지스터를 동작시키는 동작 상태에는, P 웰의 전위는 접지 전위 즉, Vss와 동일하게 한다. 이 경우, Cbn을 "H" 레벨로 함에 따라, 스위치 MOS102가 도통 상태가 되고, Vbn과 Vss를 쇼트한다. 한편, 대기시에는 임계치 전압을 올려 누설 전류를 작게 한다. 이 경우에는, Cbn을 "L" 레벨로 함에 따라 Vbn과 Vss를 분리하고, 또한 Vbn을 동일 칩 상 또는 외부로부터 제어하여 마이너스의 전압으로 하여, 임계치를 상승시킬 수 있다.
셀 내의 PMOS 트랜지스터와 스위치 셀 내의 PMOS 스위치 트랜지스터의 관계도 전압의 정부의 관계를 반대로 하면 동일하다.
도 11의 (c)의 레이아웃도에서는, P 웰의 전위를 제어하는 배선(39)과 N 웰의 전위를 제어하는 배선(36)을 각각 가로 길이의 컨택트 홀로 배선하고, 이것과 오버랩하여 전원 배선(36과 39)을 제2층째의 배선층으로 형성하고 있다. 이와 같이 함으로써, 면적을 증가시키지 않고 기판 전위를 제어하는 방식의 CMOS 회로를 형성할 수 있다.
또한, 이 때 참조 번호 36과 39의 배선에 가로 길이의 컨택트 홀을 이용함에 따라, 웰 컨택트를 저저항으로 배선할 수 있다. 또한, 셀 내의 전원인 Vcc, Vss의 배선(17, 18)도 구리등의 저저항 배선 재료로 구성됨에 따라, 전원 배선의 전위 강하를 막고, 전위 강하에 따른 성능 열화를 억제할 수 있다.
또, 도 11의 (c)는 레이아웃도로 Vss, Vbn, Cbn, Cbp, Vbp, Vcc의 세로 방향으로 달리는 배선은 제3층째의 배선으로 구성되어 있고, 이 배선도 구리 등의 저저항 배선 재료로 배선됨에 따라, 고성능을 기대할 수 있다.
또한, 본 실시예와 마찬가지로 스위치 셀도 세로 길이의 컨택트 홀(110, 112)을 이용하여 소스 및 드레인의 저항을 내린 구조를 실현하는 것이 가능하다.
도 12는 셀 및 스위치 셀을 X 방향과 Y 방향으로 나열한 경우의 회로도와 레이아웃도를 나타낸 것이다.
도면에서는 위로부터 a열, b열, c열로 한다. 본 실시예의 경우, b열, c열은 전원과 웰의 관계는 X축을 중심으로 선대상에 배치한다. 즉, b 열에서는, P 웰이 아래에서 N 웰이 위이지만, a 열에서는, 반대로 N 웰이 위에서 P 웰이 아래이다. 이렇게 함으로써, a열, b열에서 전원 Vcc17과 N웰의 배선(36)을 공통으로 쓸 수 있게 이루어진다. 또한, b열, c열의 관계도 a열, b 열의 관계와 마찬가지로, 이 경우는 접지 배선 Vss18과 P 웰의 배선(39)을 공통으로 쓸 수 있다. 이에 따라, 면적의 저감을 실현할 수 있다. 또한, 웰 배선을 가로 길이의 컨택트에서 저저항화할 수 있고, 또한 전원 배선이 상하의 셀로 공통적으로 사용할 수 있기 때문에 굵게 할 수 있게 된다. 따라서, 종래에 비교하여 스위치 셀과 스위치 셀의 간격을 작게 할 수 있고, 이것이 최종적으로는 칩의 면적을 작게 할 수 있는 효과가 있다.
도 13은 DRAM의 셀의 회로도와, DRAM의 셀을 도 1등에서 도시된 회로와 조합했을 때의 단면도를 나타낸 실시예이다.
본 실시예에서 DRAM의 셀의 회로도는 2비트분을 도시한 것으로, 참조 번호 130, 131은 워드선, 참조 번호 132는 비트선, 참조 번호 134, 135는 NMOS 트랜지스터, 참조 번호 133, 136은 용량이다. 참조 번호 134의 트랜지스터와 참조 번호 133의 용량으로 하나의 메모리 셀을 트랜지스터(135)와 용량(136)과 다른 용량을 형성하고 있다.
또한, 단면도에서 참조 번호 137, 138은 게이트 전극이 되는 워드선, 참조 번호 140, 141은 폴리실리콘 전극(139)은 플레이트 전극이다. 또한, 단면도의 우측반은 여기까지 설명한 논리 회로부를 나타내고 있다.
단면도에서, 참조 번호 137이 워드선(131)에 상당하고, 폴리실리콘 전극(140)과 플레이트 전극(142) 사이의 유전체막으로, 용량(133)을 형성한다. 마찬가지로 참조 번호 138이 워드선(130)에 상당하고, 폴리실리콘 전극(141)과 플레이트 전극(142) 사이의 유전체막에서, 용량(136)을 형성한다. 또한, 비트선(132)은 제1층째의 금속 배선층에 의해 형성된다.
DRAM 셀에서는, 셀내의 용량 Cs와 비트선의 용량 Cb의 비를 크게 취할 필요가 있다. 그 때문에, 비트선의 용량은 작은 것이 필요하다. 그 때문에, DRAM의 비트선은 얇게 할 필요가 있다.
종래와 같이 트랜지스터의 접속을 제1층째의 금속 배선으로 행하는 방식의 경우, 이것을 얇게 한 경우, 논리 회로 내의 저항이 높아지고, 논리 회로의 성능을 떨어뜨리는 문제가 있었다. 그러나, 본 발명과 마찬가지로, 가로 길이 또는, 세로 길이의 컨택트 홀내에 매립된 금속층을 사용하면, 1층째의 금속층의 저항이 높아져도 문제가 없어진다. 따라서, 본 실시예에 도시된 바와 같이, DRAM의 비트선에 얇게 한 제1층째의 금속 배선층을 이용해도, 논리 회로의 성능의 저하를 초래하는 일이 없어진다. 또한, 재료적으로는 텅스텐등의 고융점 금속으로, 가공이 용이하지만 저항이 높은, DRAM의 비트에 적당한 재료를 이용해도 논리 회로의 성능의 열화를 초래하는 일은 없다.
한편, 본 실시예에서는, DRAM의 용량 위에 제2층째의 금속 배선층(17, 18)을 배치하고 있다. 이와 같이 함으로써, CMP의 평탄화 기술을 이용하여 가공을 하는데 적당한 구리등의 저저항 배선을 이용하는 것이 가능해진다.
도 14는 본 발명을 이용한 반도체 집적 회로 칩의 레이아웃도이다. 도 14에서 참조 번호 146은 입출력 인터페이스 영역(144)은 DRAM 어레이 영역, 참조 번호 145는 논리 회로부, 참조 번호 148은 기판 바이어스 제어부이다.
도면에서 도시된 바와 같이, 본 발명은, DRAM과 논리 회로가 동일 칩 상에 집적되어 있는 경우에도 적용할 수 있다. 논리 회로부는 도면에 도시된 바와 같이 참조 번호 103의 스위치 셀이 어느 일정한 간격으로 둘 수 있지만, 도 12에서도 도시된 바와 같이 스위치 셀의 간격을 작게 할 수 있어, 그 결과 칩 면적을 작게 할 수 있는 효과가 있다.
이상 실시예에서 도시된 바와 같이, 본 발명에 따르면, 기판 바이어스를 제어하는 회로를 구비한 회로에서, 마스크수와의 면적을 증대시키지 않고, 고성능을 달성할 수 있는 효과가 있다. 또한, DRAM과 논리 회로를 동일 칩에 집적하는 경우에 적당하다.

Claims (37)

  1. N 형 웰중에 형성되는 PMOS 트랜지스터와, P 형 웰중에 형성되는 NMOS 트랜지스터로 형성되고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트 및 확산층과, 제1층째의 금속 배선층을 연결하는 컨택트 홀이 있고, 상기 컨택트 홀에는 도전체가 매립되는 반도체 집적 회로에 있어서,
    상기 컨택트 홀의 평면 형상이 적어도 2종류이상 존재하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 반도체 집적 회로 장치 상에 있는 복수의 컨택트 홀 중 적어도 일변의 길이가 동일한 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 게이트 전극과 상기 확산층을 접속하는 적어도 하나의 컨택트 수단이, 상기 컨택트 홀에 매립된 도전층만을 따라 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    적어도 상기 컨택트 홀에 매립된 도전층을 이용하여, 상기 트랜지스터의 소스 또는 드레인에의 배선을 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서,
    상기 트랜지스터의 소스의 확산층에 접속되는 컨택트 홀의 면적이, 드레인의 확산층에 접속되는 컨택트 홀의 면적보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제1항에 있어서,
    적어도 상기 컨택트 홀에 매립된 도전층을 이용하여, 상기 웰의 배선을 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. N 형 웰중에 형성되는 PMOS 트랜지스터와, P 형 웰중에 형성되는 NMOS 트랜지스터로 형성되고, 적어도 제1층째의 금속 배선층과, 제2층째의 금속 배선층으로 배선되고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트 및 확산층과, 상기 제1층째의 금속 배선층을 연결하는 컨택트 홀과, 상기 제1층째의 금속 배선층과 상기 제2층째의 금속 배선층을 연결하는 관통 홀이 있고, 상기 N 형 웰의 전위와 상기 P 형 웰의 전위가 각각 독립적으로 제어되는 반도체 집적 회로 장치에 있어서,
    상기 N 형 웰의 전위와 상기 P 형 웰의 전위를 취하기 위한 배선이 상기 제1층째의 금속 배선층, 또는 상기 컨택트 홀중에 형성되는 도전체, 또는 상기 컨택트 홀중에 형성되는 도전체와 상기 제1 금속 배선층에 의해 구성되고,
    상기 전원 전위와 접지 전위가 상기 제2층째의 금속 배선층에 의해 배선되는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제7항에 있어서,
    상기 트랜지스터의 채널 방향과 상기 N 형 웰의 전위와 상기 P 형 웰을 제어하는 배선과, 상기 전원 전위와 접지 전위의 배선이 평행한 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제7항에 있어서,
    상기 컨택트 홀 내에 형성되는 도전체와 제1층째의 금속 배선층이 텅스텐을 주성분으로 하여 구성되고, 상기 제2층째의 금속 배선층이 구리를 주성분으로 하여 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제7항에 있어서,
    상기 제1층째의 금속 배선층이 상기 제2층째의 금속 배선층보다도 얇은 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제7항에 있어서,
    상기 반도체 집적 회로 장치가 P 형 기판 상에 형성되고, 상기 P 형의 웰이 상기 P 형 기판 상에 형성된 깊은 N 형의 웰중에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제9항에 있어서,
    하나의 용량 소자와 하나의 트랜지스터로 구성되는 메모리 셀을 이용한 다이내믹형의 반도체 기억 장치를 동일 칩 상에 집적하는 반도체 집적 회로 장치에서, 상기 제1층째의 금속 배선층에 의해 상기 다이내믹형의 반도체 기억 장치의 비트선을 더 형성하는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제12항에 있어서,
    상기 용량 소자가 제1층째의 금속 배선층과 제2층째의 금속 배선층 사이의 높이의 범위 내에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 기판에 형성되는 MIS 트랜지스터와,
    상기 기판 위에 형성되는 제1 배선층과,
    상기 제1 배선층 위에 형성되는 제2 배선층과,
    상기 MIS 트랜지스터의 소스, 게이트, 드레인, 상기 제1 배선층, 및 상기 제2 배선층 중 2개를 전기적으로 접속하는 컨택트 홀
    을 포함하며,
    상기 기판면 상에 XY 평면을 가정한 경우, 상기 컨택트 홀에 의해 접속되는 상기 트랜지스터의 소스, 게이트, 드레인, 제1 배선층, 또는 제2 배선층의 상기 XY 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 기판에 형성되는 MIS 트랜지스터와,
    상기 기판 위에 형성되는 제1 배선층과,
    상기 제1 배선층 위에 형성되는 제2 배선층과,
    상기 MIS 트랜지스터의 소스, 게이트, 드레인, 상기 제1 배선층, 및 상기 제2 배선층 중 2개를 전기적으로 접속하는 컨택트 홀
    을 포함하며,
    상기 기판면 상에 XY 평면을 가정한 경우, 상기 컨택트 홀에 의해 접속되는 상기 트랜지스터의 소스, 게이트, 드레인, 제1 배선층, 또는 제2 배선층의, 상기 컨택트 홀과의 접촉 부분의 상기 XY 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제14항 또는 제15항에 있어서,
    상기 컨택트 홀에는 도전체가 매립되는 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 배선층 및 제2 배선층은 금속 배선층인 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 기판에 형성되는 확산층과,
    상기 기판 위에 형성되는 중간층과,
    상기 중간층 위에 형성되는 배선층과,
    상기 확산층과 배선층을 전기적으로 접속하기 위해 상기 중간층 중에 형성되는 컨택트 홀
    을 포함하며,
    상기 기판면 상에 XY 평면을 가정한 경우,
    상기 확산층과 컨택트 홀과의 접촉 부분의 상기 XY 평면에의 사영의 형상과, 상기 배선층과 컨택트 홀의 접촉 부분의 상기 XY 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하여 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 기판 위에 형성되는 제1 배선층과,
    상기 제1 배선층 위에 형성되는 중간층과,
    상기 중간층 위에 형성되는 제2 배선층과,
    상기 제1 배선층과 제2 배선층을 전기적으로 접속하기 위해 상기 중간층중에 형성되는 컨택트 홀
    을 포함하며,
    상기 기판면 상에 XY 평면을 가정한 경우,
    상기 제1 배선층과 컨택트 홀과의 접촉 부분의 상기 XY 평면에의 사영의 형상과, 상기 제2 배선층과 컨택트 홀과의 접촉 부분의 상기 XY 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하여 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 제19항에 있어서,
    상기 컨택트 홀중에 형성되는 도전체와 제1층째의 금속 배선층이 텅스텐을 주성분으로 하는 금속으로 구성되고, 상기 제2층째의 금속 배선층이 구리를 주성분으로 하는 금속으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 제19항 또는 제20항에 있어서,
    상기 제1층째의 금속 배선층이 상기 제2층째의 금속 배선층보다도 얇은 것을 특징으로 하는 반도체 집적 회로 장치.
  22. 기판에 형성되는 MIS 트랜지스터와,
    상기 기판 상에 형성되는 제1 금속 배선층과,
    상기 제1 금속 배선층 상에 형성되는 제2 금속 배선층
    을 포함하며,
    상기 MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고,
    상기 MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되며,
    상기 전원 배선과 기판 전위 배선 중 적어도 일부가 오버랩하는 것을 특징으로 하는 반도체 집적 회로 장치.
  23. 제22항에 있어서,
    상기 전원 배선과 기판 전위 배선이 완전히 오버랩하는 것을 특징으로 하는 반도체 집적 회로 장치.
  24. 제22항 또는 제23항에 있어서,
    상기 전원 배선의 폭이, 상기 기판 전위 배선의 폭보다도 넓은 것을 특징으로 하는 반도체 집적 회로 장치.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서,
    제1 금속 배선층이 텅스텐을 주성분으로 하는 금속으로 구성되고,
    상기 제2 금속 배선층이 구리를 주성분으로 하는 금속으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  26. 제22항 내지 제25항 중 어느 한 항에 있어서,
    상기 제1 금속 배선층이 상기 제2 금속 배선층보다도 얇은 것을 특징으로 하는 반도체 집적 회로 장치.
  27. 제22항 내지 제26항중 어느 한 항에 있어서,
    상기 기판과 상기 제1 금속 배선층 사이의 중간층에 컨택트 홀을 형성하고, 상기 컨택트 홀이 상기 기판 전위 배선 중 일부를 구성하는 제1 금속 배선과 오버랩하고, 상기 컨택트 홀도 상기 기판 전위 배선의 일부를 구성하는 것을 특징으로 하는 반도체 집적 회로 장치.
  28. 기판에 형성되는 MIS 트랜지스터와,
    상기 기판 상에 형성되는 제1 금속 배선층과,
    상기 기판과 제1 금속 배선층 사이의 중간층과,
    상기 제1 금속 배선층 상에 형성되는 제2 금속 배선층
    을 포함하며,
    상기 MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고,
    상기 MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선이 적어도 일부가 상기 중간층 내에 형성되는 컨택트 홀 내에 형성된 도전체에 의해 구성되며,
    상기 전원 배선과 컨택트 홀이 오버랩하는 것을 특징으로 하는 반도체 집적 회로 장치.
  29. 제28항에 있어서,
    상기 전원 배선의 폭은, 상기 컨택트 홀의 폭보다도 넓은 것을 특징으로 하는 반도체 집적 회로 장치.
  30. 기판에 형성되는 MIS 트랜지스터와,
    상기 기판 상에 형성되는 제1 금속 배선층과,
    상기 제1 금속 배선층 상에 형성되는 제2 금속 배선층
    을 포함하며,
    상기 MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고,
    상기 MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되며,
    상기 제1 금속 배선층이 텅스텐을 주성분으로 하여 형성되고, 상기 제2 금속 배선층이 구리를 주성분으로 하여 형성된 것을 특징으로 하는 반도체 집적 회로 장치.
  31. 기판에 형성되는 MIS 트랜지스터와,
    데이타를 저장하기 위한 메모리 셀과,
    상기 기판 상에 형성되는 제1 금속 배선층과,
    상기 제1 금속 배선층 상에 형성되는 제2 금속 배선층
    을 포함하며,
    상기 MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고,
    상기 MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되며,
    상기 메모리 셀에의 입력 또는 출력 데이타 신호를 전송하는 비트선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  32. 기판에 형성되는 MIS 트랜지스터와,
    데이타를 저장하기 위한 메모리 셀과,
    텅스텐을 주성분으로 하는 제1 배선층과,
    구리를 주성분으로 하는 제2 배선층
    을 포함하며,
    상기 MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 배선층으로 구성되고,
    상기 MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 상기 제1 배선층으로 구성되며,
    상기 메모리 셀에의 입력 또는 출력 데이타 신호를 전송하는 비트선 중 적어도 일부가 상기 제1 배선층으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  33. 기판에 형성되는 MIS 트랜지스터와,
    데이타를 저장하기 위한 메모리 셀과,
    상기 기판 상에 형성되는 텅스텐을 주성분으로 하는 제1 금속 배선층과,
    상기 제1 금속 배선층 상에 형성되는 구리를 주성분으로 하는 제2 금속 배선층
    을 포함하며,
    상기 MIS 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고,
    상기 메모리 셀에의 입력 또는 출력 데이타 신호를 전송하는 비트선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  34. 제33항에 있어서,
    상기 MIS 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  35. 제33항 또는 제34항에 있어서,
    상기 메모리 셀은 DRAM 셀이고, 상기 DRAM 셀의 용량이 상기 제1 금속 배선층과 제2 금속 배선층 사이에 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  36. 제33항 내지 제35항 중 어느 한 항에 있어서,
    상기 기판과 제1 금속 배선층 사이에 게이트 전극층이 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  37. 제33항 내지 제36항 중 어느 한 항에 있어서,
    상기 기판, 제1 금속 배선층, 제2 금속 배선층, 및 게이트 전극층 중 2개를 제1 접속 대상 및 제2 접속 대상으로 하여 선택하고, 이들을 접속하는 컨택트 홀을 포함하며,
    상기 기판 평면 상에 XY 평면을 가정한 경우,
    상기 컨택트 홀와 상기 제1 접속 대상의 접촉면의 상기 XY 평면에의 사영이, 상기 컨택트 홀과 상기 제2 접속 대상의 접촉면의 상기 XY 평면에의 사상(寫像)과 중복되지 않는 부분을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521351B2 (en) * 2005-06-30 2009-04-21 Infineon Technologies Ag Method for forming a semiconductor product and semiconductor product
JP4993941B2 (ja) * 2006-04-27 2012-08-08 パナソニック株式会社 半導体集積回路及びこれを備えたシステムｌｓｉ
JP5034403B2 (ja) 2006-09-21 2012-09-26 富士通セミコンダクター株式会社 半導体集積回路装置
US11404844B2 (en) * 2019-06-13 2022-08-02 Omnivision Technologies, Inc. Semiconductor structure and method of manufacturing the same
CN113745193B (zh) * 2020-05-28 2023-12-12 长鑫存储技术有限公司 字线引出结构及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2714996B2 (ja) 1990-08-08 1998-02-16 三菱電機株式会社 半導体集積回路装置
GB9219268D0 (en) 1992-09-11 1992-10-28 Inmos Ltd Semiconductor device incorporating a contact and manufacture thereof
JP3065202B2 (ja) * 1993-10-20 2000-07-17 石川島播磨重工業株式会社 古紙パルプの選別方法および装置
JPH08181225A (ja) 1994-10-28 1996-07-12 Nkk Corp 半導体記憶装置
US5767546A (en) 1994-12-30 1998-06-16 Siliconix Incorporated Laternal power mosfet having metal strap layer to reduce distributed resistance
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
JP3701756B2 (ja) 1996-11-26 2005-10-05 株式会社ルネサステクノロジ 半導体装置
US6576510B2 (en) * 1999-06-17 2003-06-10 Hitachi Ltd Method of producing a semiconductor memory device using a self-alignment process

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