KR100628379B1 - 변동 문턱전압 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 변동 문턱전압 모스를 구비하는 트랜지스터 제조 공정에서 게이트 단자와 몸체 부분을 연결하기 위한 별도의 면적이 필요하지 않고, PN 접합의 턴-온 전압 이상의 동작전압을 사용하기 위하여 별도로 트랜지스터를 형성할 필요가 없어 집적도를 향상시킬 수 있는 변동 문턱전압 모스 소자 및 그 제조 방법에 관한 것으로, 반도체 기판 내에 형성된 트랜지스터의 활성영역; 상기 활성영역을 감싸며 활성영역 이외의 상기 반도체 기판 상에 그 표면이 노출되는 도전층; 상기 활성영역 및 활성영역에 이웃하는 상기 도전층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 층간절연막; 상기 층간절연막, 상기 게이트 전극, 상기 게이트 절연막을 그 측벽에 노출시키며, 상기 반도체 기판 상에 노출된 도전층을 그 바닥에 노출시키는 콘택홀 ; 및 상기 콘택홀을 통하여 상기 도전층과 상기 게이트 전극에 입력전압을 인가하는 도전막을 포함하는 변동 문턱전압 소자를 제공하는데 특징이 있다.
변동문턱 전압, 인버터, NMOS, PMOS, 접합, 도전층

Description

변동 문턱전압 소자 및 그 제조 방법{Device having dynamic threshold voltage characteristics and method for fabricating the same}
도1a는 변동 문턱전압 모스 소자로 구성되는 인버터의 회로도,
도1b는 도1a에 도시한 변동 문턱전압 모스로 구성되는 인버터 소자를 구현하기 위한 종래의 레이아웃,
도2a는 변동 문턱전압 모스 소자로 구성되며 게이트 단자와 몸체 단자 사이에 추가적인 트랜지스터를 구비하는 인버터의 회로도,
도2b는 도2a에 도시한 변동 문턱전압 모스로 구성되며 게이트 단자와 몸체 단자 사이에 추가적인 트랜지스터를 구비하는 인버터 소자를 구현하기 위한 종래의 레이아웃,
도3은 본 발명의 일실시예에 따른 변동 문턱전압 모스로 구성되는 인버터 소자를 구현하기 위한 레이아웃,
도4a는 내지 도4g는 도3에 도시한 레이아웃을 갖는 소자를 제조하기 위한 공정도,
도5a 내지 5f는 본 발명의 다른 실시예에 따른 변동 문턱전압 모스로 구성되는 인버터 소자 제조 공정 단면도.
* 도면의 주요부분에 대한 도면부호의 설명
30 : 도전층 30': 활성영역
31a,31b: 이온주입영역 33 : 폴리실리콘막
34a,34b,34c,34d: 금속배선 35a,35b,35c,35d,35e: 콘택
41,51, 45, 55: 실리콘 기판 42,52 : 절연막
44,54 : 완충 산화막 46,56: 게이트 절연막
48,58 : 층간절연막
본 발명은 반도체 소자 제조 분야에 관한 것으로 ,특히 변동 문턱전압 소자 및 그 제조 방법에 관한 것이다.
과거 수년간 고성능, 저 전력 시스템에 대한 요구가 급속히 증가되어 왔고, 이는 휴대용 컴퓨터, 이동통신 단말기 등의 수요가 대중화되면서 더욱 중요한 문제로 떠오르고 있다. 이러한 시스템에서는 전원장치의 용량 한계 때문에 저전력 소자에 대한 요구가 특히 절실한 문제가 되고 있다.
상보형(complementary) 금속-산화막-실리콘 소자에 기초한 시스템에서 소모 전력은 전원전압의 제곱에 비례하는데, 전원전압이 문턱전압의 3배 이하로 낮아질 경우 속도가 상당히 감소된다. 따라서, 소모전력을 감소시키는 문제는 문턱전압을 낮추는 문제와 직결된다. 그러나, 어느 정도 이하로 문턱 전압을 낮추는 것은 동작 대기 상태에서의 누설전류를 증가시켜 오히려 전력소모를 증가시키는 문제에 직면하게 된다.
이러한 관점에서 최근 제안된 변동 문턱 전압 모스(dynamic threshold voltage metal oxide semiconductor) 소자는 동작시에는 문턱전압을 낮추어 빠른 동작속도를 가져오고 동작대기시에는 문턱전압을 높여 누설전류를 최소화하는 특성을 가진 소자로서 고성능, 저전력 소자로서 주목을 받고 있다.
도1a는 인버터를 이루는 PMOS 및 NMOS 트랜지스터 각각의 게이트 전극이 몸체와 연결되는 변동 문턱전압 모스 소자로 구성되는 인버터(inverter)의 회로도로서, 소오스에 공급전원(Vcc)을 인가받으며 드레인이 출력단에 연결되고 몸체와 게이트가 연결되는 PMOS 트랜지스터, 드레인이 출력단에 연결되고 소오스가 접지되며 몸체와 게이트가 연결되는 NMOS 트랜지스터 및 출력단과 접지사이에 캐패시터(C)를 포함하는 인버터를 보이고 있다.
통상의 변동 문턱전압 소자로 구성되는 인버터는 보통 SOI(silicon on insulator) 기판 상에 형성되는데, 각 트랜지스터의 활성영역 부분을 완전히 격리시키고 NMOS와 PMOS 각각의 몸체 부분을 게이트 단자와 묶어서 게이트에 입력신호가 들어올 때 각각 턴-온 되는 소자의 문턱전압이 바디효과(body effect)에 의해 낮아지게 되는 구조를 가지고 있다.
도1b는 도1a 도시한 변동 문턱전압 모스로 구성되는 인버터 소자를 구현하기 위한 종래의 레이아웃으로서, 도면부호 '11a'는 PMOS 트랜지스터의 소오스 및 드레 인을 이룰 P+ 이온주입영역, '11b'는 NMOS 트랜지스터의 소오스 및 드레인을 이룰 n+ 이온주입영역, '12a'는 PMOS 트랜지스터의 게이트와 몸체를 연결하기 위한 n+ 이온주입영역, '12b'는 NMOS 트랜지스터의 게이트와 몸체를 연결하기 위한 p+ 이온주입영역, '13'은 트랜지스터의 게이트 전극을 이루는 폴리실리콘막, '14'는 금속배선, '15a'는 소오스 및 드레인 콘택, '15b'는 게이트 입력 콘택, '15c'는 게이트-몸체 콘택을 각각 나타낸다.
한편, 도1a에 도시한 종래의 변동 문턱전압 소자는 동작전압이, PN 접합의 턴-온 (turn on) 전압인 0.7 내지 0.8V를 넘게 되면 몸체 부분과 소오스 및 드레인 영역이 순방향으로 턴-온 됨으로써 사용할 수 없게 되는 단점이 있다.
따라서, NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 게이트 단자와 몸체 단자 사이에 추가적으로 트랜지스터를 연결시켜 동작전압을 PN 접합의 턴-온 전압 이상의 크기에서도 사용하려는 시도가 이루어지고 있다.
도2a는 이러한 단점을 개선하기 위하여 제시된 인버터의 회로도로서, 소오스에 공급전원(Vcc)을 인가받으며 몸체가 제2 PMOS 트랜지스터(P2)의 소오스와 연결되고 입력신호를 인가받는 게이트 전극이 제2 PMOS 트랜지스터(P2)의 게이트 전극과 연결되는 제1 PMOS 트랜지스터(P1), 소오스가 제1 PMOS 트랜지스터(P1)의 몸체와 연결되고 게이트 전극이 제1 PMOS 트랜지스터(P1)의 게이트 전극과 연결되며 드레인이 출력단에 연결되는 제2 PMOS 트랜지스터(P2), 소오스가 접지되고 몸체가 제2 NMOS 트랜지스터(N2)의 소오스에 연결되며 입력신호를 인가받는 게이트가 제2 NMOS 트랜지스터(N2)의 게이트와 연결되는 제1 NMOS 트랜지스터(N1), 소오스가 제1 NMOS 트랜지스터(N1)의 몸체와 연결되며 게이트가 제1 NMOS 트랜지스터(N1)의 게이트와 연결되며 드레인이 출력단에 연결되는 제2 NMOS 트랜지스터(N2) 및 출력단과 접지사이에 캐패시터(C)를 포함하는 인버터를 보이고 있다.
도2b는 도2a에 도시한 변동 문턱전압 모스로 구성되며 게이트 단자와 몸체 단자 사이에 추가적인 트랜지스터를 구비하는 인버터 소자를 구현하기 위한 종래의 레이아웃으로서, 도면부호 '21a'는 제1 및 제2 PMOS 트랜지스터의 소오스 및 드레인을 이룰 p+ 이온주입영역, '21b'는 제 1 및 제 2 NMOS 트랜지스터의 소오스 및 드레인을 이룰 n+ 이온주입영역, '22a'는 제1 PMOS 트랜지스터의 몸체와 제2 PMOS 트랜지스터의 드레인을 연결하기 위한 n+ 이온주입영역, '22b'는 제1 NMOS 트랜지스터의 몸체와 제2 NMOS 트랜지스터의 드레인을 연결하기 위한 p+ 이온주입영역, '23'은 트랜지스터의 게이트 전극을 이루는 폴리실리콘막, '24'는 금속배선, '25a'는 소오스 및 드레인 콘택, '25b'는 게이트 입력 콘택, '25c'는 제1 PMOS 트랜지스터의 몸체와 제2 PMOS 트랜지스터의 소오스를 연결하기 위한 콘택, '25d'는 제1 NMOS 트랜지스터의 몸체와 제2 NMOS 트랜지스터의 소오스를 연결하기 위한 콘택을 나타낸다.
도1b에 도시한 레이아웃과 같은 구조의 변동 문턱전압 모스를 구비하는 종래 의 인버터는 게이트와 몸체 부분을 연결하기 위한 추가의 면적(A)이 필요하므로 집적도면에서 불리한 단점이 있다. 그리고, 도2b에 도시한 레이아웃과 같은 구조의 인버터 소자 역시 각 논리 게이트 당 트랜지스터 숫자가 두배로 증가하기 때문에 소자의 면적이 보다 크고 이 경우에도 제1 PMOS 트랜지스터(또는 제1 NMOS 트랜지스터)의 몸체와 제2 PMOS 트랜지스터(또는 제2 NMOS 트랜지스터)의 드레인을 연결하기 위한 추가적인 면적(B)이 필요하기 때문에 집적도를 저하시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 변동 문턱전압 모스를 구비하는 트랜지스터 제조 공정에서 게이트 단자와 몸체 부분을 연결하기 위한 별도의 면적이 필요하지 않아 집적도를 향상시킬 수 있는 변동 문턱전압 모스 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 게이트 단자와 몸체 부분단자 사이에 추가적인 트랜지스터를 연결하기 위한 면적이 필요 없으면서도 PN 접합의 턴-온 전압 이상의 동작전압을 사용하기 위하여 별도로 트랜지스터를 형성할 필요가 없어 집적도를 향상시킬 수 있는 변동 문턱전압 모스 소자 및 그 제조 방법을 제공하는데 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 내에 형성된 트랜지스터의 활성영역; 상기 활성영역을 감싸며 활성영역 이외의 상기 반도체 기판 상에 그 표면이 노출되는 도전층; 상기 활성영역 및 활성영역에 이웃하는 상기 도전층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 층간절연막; 상기 층간절연막, 상기 게이트 전극, 상기 게이트 절연막을 그 측벽에 노출시키며, 상기 반도체 기판 상에 노출된 도전층을 그 바닥에 노출시키는 콘택홀 ; 및 상기 콘택홀을 통하여 상기 도전층과 상기 게이트 전극에 입력전압을 인가하는 도전막을 포함하는 변동 문턱전압 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 내에 형성된 트랜지스터의 활성영역; 상기 활성영역을 감싸는 절연막; 상기 절연막을 감싸며 활성영역 이외의 상기 반도체 기판 상에 그 표면이 노출되는 도전층; 상기 활성영역 및 활성영역에 이웃하는 상기 도전층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 층간절연막; 상기 층간절연막, 상기 게이트 전극, 상기 게이트 절연막을 그 측벽에 노출시키며, 상기 반도체 기판 상에 노출된 도전층을 그 바닥에 노출시키는 콘택홀; 및 상기 콘택홀을 통하여 상기 도전층과 상기 게이트 전극에 입력전압을 인가하는 도전막을 포함하는 변동 문턱전압 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 PMOS 트랜지스터 및 NMOS 트랜지스터; 상기 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 활성영역 아래에 접하는 절연막; 상기 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 활성영역의 측면과 상기 절연막의 바닥 및 측면을 감싸며 필드영역에 그 표면이 노출되는 도전층; 상기 PMOS 트랜지스터의 소오스 단에 공급전원을 인가하기 위한 제1 금속배선; 상기 NMOS 트랜지스터의 소오스 단에 접지전원을 인가하기 위한 제 2 금속배선; 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 게이트 전극에 입력전압을 인가하기 위한 제3금속배선; 상기 PMOS 트랜지스터의 드레인단과 상기 NMOS 트랜지스터의 드레인단에 연결되어 출력단을 이루는 제4금속배선; 및 상기 PMOS 트랜지스터 및 상기 MOS 트랜지스터의 각각의 게이트 전극, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터 각각의 게이트 절연막을 그 측벽에 노출시키며, 상기 도전층을 그 바닥에 노출시켜, 상기 제3 금속배선, 상기 게이트 전극 및 상기 도전층을 연결시키기 위한 게이트 입력 콘택을 포함하는 변동 문턱전압 특성을 갖는 인버터를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 제1 실리콘 기판의 전면 상에 제1 절연막을 형성하는 제1 단계; 필드영역의 상기 제1 절연막 및 상기 제1 실리콘 기판을 선택적으로 식각하여 상기 제1 절연막 및 상기 실리콘 기판을 그 측벽에 노출시키며 그 바닥에 상기 제1 기판을 노출시키는 트렌치를 형성하는 제2 단계; 제2 단계가 완료된 상기 제1 실리콘 기판 전면의 상부에 전체 구조 상에 도전층을 형성하는 제3 단계; 상기 도전층 상에 제2 절연막을 형성하여 평탄화시키고, 상기 제2 절연막과 제2 실리콘 기판을 접합시키는 제4 단계; 상기 트렌치의 바닥에 형성된 상기 도전층이 노출될 때까지 상기 제1 실리콘 기판의 후면(back side)을 제거하는 제5 단계; 상기 트렌치 바닥에 형성된 상기 도전층 및 상기 제1 실리콘 기판의 후 면 상에, 게이트 절연막 및 게이트 전극을 이룰 도전막을 차례로 형성하는 제5 단계; 상기 도전막을 선택적으로 식각하여 게이트 전극을 형성하면서, 상기 게이트 절연막 및 상기 도전층까지 선택적으로 식각하여 상기 제2 절연막을 노출시키는 제 6단계; 상기 제6 단계가 완료된 전체 구조 상에 제3 절연막을 증착하는 제7 단계; 상기 제3 절연막, 상기 게이트 전극, 상기 게이트 절연막을 선택적으로 식각하여, 그 측벽에 상기 제3 절연막, 상기 게이트 전극 및 상기 게이트 절연막을 노출시키고 그 바닥에 상기 도전층을 노출시키는 콘택홀을 형성하는 제8 단계; 및 상기 콘택홀을 통하여 상기 도전층 및 상기 게이트 전극을 연결하는 금속배선을 형성하는 제9 단계를 포함하는 변동 문턱전압을 특성을 갖는 인버터 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 PMOS 트랜지스터 및 NMOS 트랜지스터; 상기 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 활성영역을 감싸는 절연막; 상기 절연막을 감싸며 필드영역에 그 표면이 노출되는 도전층; 상기 PMOS 트랜지스터의 소오스단에 공급전원을 인가하기 위한 제1 금속배선; 상기 NMOS 트랜지스터의 소오스단에 접지전원을 인가하기 위한 제2 금속배선; 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 게이트 전극에 입력전압을 인가하기 위한 제3 금속배선; 상기 PMOS 트랜지스터의 드레인단과 상기 NMOS 트랜지스터의 드레인단에 연결되어 출력단을 이루는 제4 금속배선; 및 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터 각각의 게이트 전극, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터 각각의 게이트 절연막을 그 측벽에 노출시키며, 상기 도전층을 그 바닥에 노출시켜, 상기 제3 금속배선, 상기 게이트 전극 및 상기 도전층을 연결시키기 위한 게이트 입 력 콘택을 포함하는 변동 문턱전압 특성을 갖는 인버터를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 제1 실리콘 기판의 전면을 선택적으로 식각하여 필드영역에 트렌치를 형성하는 제1단계; 상기 제1 단계가 완료된 상기 제1 실리콘 기판의 전면 상에 제1 절연막을 형성하는 제2 단계; 상기 제1 절연막 상에 도전층을 형성하는 제3 단계; 상기 도전층 상에 제2 절연막을 형성하여 평탄화시키는 제4 단계; 상기 제2 절연막 및 제2 실리콘 기판을 접합하는 제5 단계; 상기 트렌치의 바닥면에 접하는 상기 도전층 및 상기 제1 절연막이 노출될 때까지 상기 제1 실리콘 기판의 후면(back side)을 제거하는 제6 단계; 상기 트렌치 바닥에 접하는 상기 도전층과 절연막, 그리고 상기 제1 실리콘 기판의 후면 상에 게이트 절연막 및 게이트 전극을 이룰 도전막을 차례로 증착하는 제7 단계; 상기 도전막을 선택적으로 식각하여 게이트 전극을 형성하면서, 상기 게이트 절연막 및 상기 도전층까지 선택적으로 식각하여 상기 제2 절연막을 노출시키는 제8 단계; 상기 제8단계가 완료된 전체 구조 상에 제3 절연막을 형성하는 제9 단계; 상기 제3 절연막, 상기 게이트 전극, 상기 게이트 절연막을 선택적으로 식각하여 그 측벽에 상기 제3 절연막, 상기 게이트 전극, 상기 게이트 절연막 및 상기 제1 절연막을 노출시키고 그 바닥에 상기 도전층을 노출시키는 콘택홀을 형성하는 제10 단계; 및 상기 콘택홀을 통하여 상기 도전층 및 상기 게이트 전극을 연결하는 금속배선을 형성하는 제11 단계를 포함하는 변동 문턱전압 특성을 갖는 인버터(inverter) 제조 방법을 제공한다.
본 발명은 변동 문턱전압 모스로 구성되는 소자에서 몸체와 게이트를 직접연 결하지 않고, 도전층에 바이어스를 가하여 게이트 전극의 문턱전압을 조절하는 변동 문턱전압 소자 및 그 제조 방법을 제공하는데 그 특징이 있다.
도3은 본 발명의 일실시예에 따른 변동 문턱전압 모스로 구성되는 인버터 소자를 구현하기 위한 레이아웃으로서, PMOS 트랜지스터 및 NMOS 트랜지스터의 활성영역(30')의 측면과 활성영역의 아래에 접하는 절연막(도시하지 않음)의 바닥 및 측면을 감싸며 필드영역에 그 표면이 노출되는 도전층(30), 상기 활성영역에 형성되어 제1 및 제2 PMOS 트랜지스터의 소오스 및 드레인을 이룰 p+ 이온주입영역(31a)과 제1 및 제2 NMOS 트랜지스터의 소오스 및 드레인을 이룰 n+ 이온주입영역(31b), 입력단과 연결되며 제1 및 제2 NMOS 트랜지스터와 제1 및 제2 PMOS 트랜지스터의 게이트 전극을 이루는 폴리실리콘막(33) 패턴, 제1 PMOS 트랜지스터의 소오스 단에 공급전원을 인가하기 위한 금속배선(34a), 제1 NMOS 트랜지스터의 소오스 단에 접지전원을 인가하기 위한 금속배선(34b), 폴리실리콘막(33) 패턴과 연결되어 제1 및 제2 PMOS 트랜지스터 및 제1 및 제2 NMOS 트랜지스터의 게이트 전극에 입력전압을 인가하기 위한 금속배선(34c), 제2 PMOS 트랜지스터의 드레인단과 제2 NMOS 트랜지스터의 드레인단에 연결되어 출력단을 이루는 금속배선(34d), 공급전원(Vcc)을 인가하기 위한 금속배선(34a)과 제1 PMOS 트랜지스터의 소오스를 연결시키기 위한 제1 소오스 콘택(35a), 출력단의 금속배선(34c)과 제2 PMOS 트랜지스터의 드레인을 연결시키기 위한 제1 드레인 콘택(35b), 출력단의 금속배선(34d)과 제2 NMOS 트랜지스터의 드레인을 연결시키기 위한 제2 드레인 콘택(35c), 접지전원(GND)과 제1 NMOS 트랜지스터의 소오스를 연결시키기 위한 제2 소오스 콘택(35d), 그 측벽에 게이트 전극을 이루는 폴리실리콘막(33) 패턴을 노출시키며 그 저면에 상기 도전층(30)을 노출시켜 입력단을 이루는 금속배선(34c)과 상기 폴리실리콘막(33) 패턴 및 도전층(30)을 연결시키기 위한 게이트 입력 콘택(35e)을 보이고 있다.
게이트 입력 콘택(35e)을 통하여 입력단을 이루는 금속배선(34c)이 게이트 전극을 이루는 폴리실리콘막(33) 패턴과 접하며 금속배선(34c)과 도전층(30)의 표면과도 접하게 된다. 따라서, 게이트에 들어오는 입력신호는 PMOS 트랜지스터 및 NMOS 트랜지스터의 활성영역(30')의 측면과 아래의 절연막(도시하지 않음)을 감싸며 필드영역에 그 표면이 노출되는 도전층(30)을 통하여 트랜지스터의 몸체부분에 가해짐으로써 입력신호에 따라 트랜지스터의 문턱전압을 조절할 수 있게 된다.
도3과 같은 레이아웃을 갖는 본 발명의 일실시예에 따른 인버터 소자 제조 방법을, 도3의 A-A' 선을 따른 단면에 대응하는 도4a 내지 도4g를 참조하여 설명한다.
도4a는 p형의 제1 실리콘 기판(41)의 전면(front side) 상에 절연막(42)을 증착한 것을 나타내는 단면도이다.
도4b는 사진식각 방법으로 필드(filed) 영역의 절연막(42) 및 실리콘 기판(41)을 선택적으로 식각하여 절연막(42) 및 실리콘 기판(41)을 측벽에 노출시키는 트렌치(t)를 형성한 다음, 트렌치(t)의 측벽에 노출된 절연막(42) 및 제1 실리콘 기판(45), 트렌치(t)의 바닥에 노출된 제1실리콘 기판(41) 그리고 절연막(42) 상에 폴리실리콘 또는 금속층으로 이루어지는 도전층(30)을 증착한 것을 보이는 단 면도이다.
도4c는 도전층(30) 상에 완충(buffer) 산화막(44)을 증착하여 평탄화시키고, 완충산화막(44)과 제2 실리콘 기판(45)의 전면을 접합한 상태를 보이는 단면도이다.
도4d는 제2 실리콘 기판(45) 접합 공정이 완료된 구조를 180。 회전시키고, 트렌치의 바닥에 형성된 도전층(30)이 노출될 때까지 제1 실리콘 기판(41)의 후면(back side)을 화학 기계적 연마(chemical mechanical polishing)한 것을 보이는 단면도이다.
도4e는 트렌치 바닥에 형성된 도전층(30) 및 제1 실리콘 기판(41) 상에 게이트 절연막(46) 및 폴리실리콘막(33)을 증착한 것을 나타내는 단면도이다.
도4f는 설명의 편의와 이해를 돕고자 도4e에 도시된 단면도에서 일정 크기 확장하여 도3의 A-A'를 도시한 단면도로서, 도4f에서 'B'는 도4e의 영역에 해당한다. 한편, 도4f에 도시된 바와 같이, 사진 식각방법으로 게이트 전극 영역을 정의하는 식각 마스크를 형성하고, 폴리실리콘막(33)을 선택적으로 식각하여 게이트를 이루는 폴리실리콘막 (33) 패턴을 형성하면서, 게이트 절연막(46) 및 도전층(30)까지 선택적으로 식각하여 완충산화막(44)을 노출시키고 식각마스크를 제거한 상태를 보이고 있다.
도4g는 게이트 전극 형성이 완료된 전체 구조 상에 층간절연막(48)을 증착하고, 층간절연막(48), 폴리실리콘막(33) 패턴 및 게이트 절연막(46)을 선택적으로 식각하여, 그 측벽에 층간절연막(48), 폴리실리콘막(33) 패턴 및 게이트 절연막(46)을 노출시키고 그 바닥에 도전층(30)을 노출시키는 게이트 입력 콘택(35e)을 형성하고, 게이트 입력 콘택(35e)을 통하여 입력단과 도전층(30) 및 게이트 전극을 이루는 폴리실리콘막(33) 패턴을 연결하는 금속배선(34c)을 형성한 것을 나타내고 있다.
상기 절연막(42) 및 완충산화막(44) 각각은 산화막 또는 질화막으로 형성할 수 있다.
전술한 바와 같이 이루어지는 본 발명의 일실시예에 따른 변동 문턱전압 소자는, 게이트 전극을 이루는 폴리실리콘막 (33) 패턴과 도전층(30)은 금속배선(34c)을 따라 게이트 입력 콘택(35e)의 옆면을 통해서 서로 전기적으로 연결되는 구조를 갖게된다. 따라서, 게이트와 몸체 부분을 연결하기 위한 어떤 추가적인 면적을 필요치 않으면서 기존의 시스템의 레이아웃 설계를 전혀 변경함이 없이 변동전압소자의 특성을 나타낼 수 있는 구조이다.
본 발명의 다른 실시예는 게이트 단자와 몸체 부분 단자 사이에 추가적인 트랜지스터를 연결하기 위한 면적이 필요 없으면서도 동작전압을 PN접합의 턴-온 전압이상에서도 문제없이 사용할 수 잇는 변동 문턱 소자 제조 방법을 제시한다.
전술한 본 발명의 일실시예에 따른 변동 문턱전압 소자오 본 발명의 다른 실시예에 따른 변동 문턱 전압 소자의 구조적인 차이는 다음과 같다. 도4a 내지 도4g에 도시한 바와 같이 전술한 본 발명의 일실시예에서는 제1 실리콘 기판(41)으로 이루어지는 활성영역의 바닥만이 절연막(42)과 접하고, 도전층(30)이 활성영역의 측면, 절연막(42)의 측면 및 바닥에 접하는데 반하여, 본 발명의 다른 실시예에서는 활성영역의 바닥과 측면 모두가 절연막으로 둘러싸이고, 도전층은 절연막의 모든 면과 접한다.
이하, 본 발명의 다른 실시예에 따른 변동 문턱전압 소자 제조 방법을 도5a 내지 5f를 참조하여 설명한다.
도5a는 사진식각 방법으로 필드영역의 P형의 제1 실리콘 기판(51)을 선택적으로 식각하여 필드영역에 트렌치(t)를 형성하고, 제1 실리콘 기판(51)의 전면(front side)에 활성영역을 이루는 제1 실리콘 기판(51)과 이후에 형성될 도전층을 절연시키기 위한 절연막(52)을 형성하고, 절연막 상에 폴리실리콘 또는 금속층으로 이루어지는 도전층(30)을 증착한 것을 나타내는 단면도이다.
도5b는 도전층(30) 상에 완충(buffer) 산화막(54)을 증착하여 평탄화시키고, 완충산화막(54)과 제2 실리콘 기판(55) 전면을 접합한 상태를 보이는 단면도이다.
도5c는 제2 실리콘 기판(55) 접합 공정이 완료된 구조를 180。 회전시키고, 트렌치의 바닥과 접하는 도전층(30) 및 절연막(52)이 노출될 때까지 제1 실리콘 기판(51)의 후면(back side)을 고농도 이온주입 식각 또는 화학 기계적 연마(chemical mechanical polishing) 한 것을 보이는 단면도이다.
도5d는 트렌치 바닥에 접하는 도전층(30)과 절연막(52), 그리고 제1 실리콘 기판(51)의 후면(back side) 상에 게이트 절연막(56) 및 게이트 폴리실리콘막(57)을 증착한 것을 나타내는 단면도이다.
도5e는 설명의 편의와 이해를 돕고자 도5d에 도시된 단면도에서 일정 크기 확장하여 도3의 A-A'를 도시한 단면도로서, 도5e에서 'B'는 도5d의 영역에 해당한다. 한편, 도5e에 도시된 바와 같이, 사진 식각방법으로 게이트 전극 영역을 정의하는 식각 마스크를 형성하고, 게이트 폴리실리콘막(57)을 선택적으로 식각하여 게이트 전극(57')을 형성하면서, 게이트 절연막(56) 및 도전층(30)까지 선택적으로 식각하여 완충산화막(54)을 노출시키고 식각마스크를 제거한 상태를 보이고 있다.
제5f는 게이트 전극 형성이 완료된 전체 구조 상에 층간절연막(58)을 증착하 고, 층간절연막(58), 게이트 전극(57'), 게이트 절연막(56)을 선택적으로 식각하여 그 측벽에 층간절연막(58), 게이트 전극(57'), 게이트 절연막(56)을 선택적으로 식각하여 그 측벽에 층간절연막(58), 게이트 전극(57'), 게이트 절연막(56) 및 절연막(52)을 노출시키고 그 바닥에 도전층(30)을 노출시키는 게이트 입력 콘택(35e)을 형성하고, 게이트 입력 콘택(35e)을 통하여 입력단과 도전층(30) 및 게이트 전극을 이루는 폴리실리콘막(33) 패턴을 연결하는 금속배선(34c)을 형성한 것을 나타내고 있다.
상기 절연막(52) 및 완충산화막(54) 각각은 산화막 또는 질화막으로 형성할 수 있다.
전술한 바와 같이 본 발명의 다른 실시예에 따라 형성된 변동 문턱전압 소자는 트랜지스터의 몸체 부분과 게이트 단자가 직접 연결되지 않고 절연막(52)을 통해 격리되기 때문에 동작전압이 PN접합의 턴-온 전압을 넘어서더라도 몸체로부터 소오스-드레인 영역으로의 전류는 존재하지 않게 되면서도 게이트 단자와 연결된 도전층에 일정전압이 유기되면, 이는 몸체부분의 공핍전하량을 변화시켜 문턱전압을 변화시킬 수 있게 된다. 따라서, 동작전압을 PN접합의 턴-온 전압 이상의 크기에서도 사용하기 위하여 별도의 트랜지스터를 형성할 필요가 없기 때문에 그에 따른 추가적인 면적도 필요치 않고, 종래 시스템의 레이아웃 설계를 전혀 변경함이 없이 변동전압소자의 특성을 얻을 수 있다.
상기와 같이 이루어지는 본 발명은 게이트와 몸체 부분을 연결하기 위한 어떤 추가적인 면적의 필요없이 변동 문턱전압 소자를 구현할 수 있다. 또한, 트렌치스터 몸체 부분과 게이트 단자가 직접 연결되지 않고 절연막을 통해 격리되기 때문에 동작전압을 PN 접합을 턴-온 전압 이상의 크기에서도 사용하기 위하여 별도의 트랜지스터를 형성할 필요가 없어 이에 따른 면적 감소 효과를 얻을 수 있고, 종래 시스템에 레이아웃 설계를 전혀 변경없이 변동전압소자의 특성을 얻을 수 있다.

Claims (11)

  1. 변동 문턱전압 소자에 있어서,
    반도체 기판 내에 형성된 트랜지스터의 활성영역;
    상기 활성영역을 감싸며 활성영역 이외의 상기 반도체 기판 상에 그 표면이 노출되는 도전층;
    상기 활성영역 및 활성영역에 이웃하는 상기 도전층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성된 층간절연막;
    상기 층간절연막, 상기 게이트 전극, 상기 게이트 절연막을 그 측벽에 노출시키며, 상기 반도체 기판 상에 노출된 도전층을 그 바닥에 노출시키는 콘택홀 ; 및
    상기 콘택홀을 통하여 상기 도전층과 상기 게이트 전극에 입력전압을 인가하는 도전막
    을 포함하는 변동 문턱전압 소자.
  2. 제 1 항에 있어서,
    상기 활성영역의 바닥과 상기 도전층 사이에 절연층을 더 포함하는 것을 특 징으로 하는 변동 문턱전압 소자.
  3. 변동 문턱전압 소자에 있어서,
    반도체 기판 내에 형성된 트랜지스터의 활성영역;
    상기 활성영역을 감싸는 절연막;
    상기 절연막을 감싸며 활성영역 이외의 상기 반도체 기판 상에 그 표면이 노출되는 도전층;
    상기 활성영역 및 활성영역에 이웃하는 상기 도전층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성된 층간절연막;
    상기 층간절연막, 상기 게이트 전극, 상기 게이트 절연막을 그 측벽에 노출시키며, 상기 반도체 기판 상에 노출된 도전층을 그 바닥에 노출시키는 콘택홀; 및
    상기 콘택홀을 통하여 상기 도전층과 상기 게이트 전극에 입력전압을 인가하는 도전막
    을 포함하는 변동 문턱전압 소자.
  4. 변동 문턱전압 특성을 갖는 인버터(inverter)에 있어서,
    PMOS 트랜지스터 및 NMOS 트랜지스터;
    상기 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 활성영역 아래에 접하는 절연막;
    상기 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 활성영역의 측면과 상기 절연막의 바닥 및 측면을 감싸며 필드영역에 그 표면이 노출되는 도전층;
    상기 PMOS 트랜지스터의 소오스 단에 공급전원을 인가하기 위한 제1 금속배선;
    상기 NMOS 트랜지스터의 소오스 단에 접지전원을 인가하기 위한 제 2 금속배선;
    상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 게이트 전극에 입력전압을 인가하기 위한 제3금속배선;
    상기 PMOS 트랜지스터의 드레인단과 상기 NMOS 트랜지스터의 드레인단에 연결되어 출력단을 이루는 제4금속배선; 및
    상기 PMOS 트랜지스터 및 상기 MOS 트랜지스터의 각각의 게이트 전극, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터 각각의 게이트 절연막을 그 측벽에 노출시키며, 상기 도전층을 그 바닥에 노출시켜, 상기 제3 금속배선, 상기 게이트 전극 및 상기 도전층을 연결시키기 위한 게이트 입력 콘택
    을 포함하는 변동 문턱전압 특성을 갖는 인버터.
  5. 변동 문턱전압을 특성을 갖는 인버터 제조 방법에 있어서,
    제1 실리콘 기판의 전면 상에 제1 절연막을 형성하는 제1 단계;
    필드영역의 상기 제1 절연막 및 상기 제1 실리콘 기판을 선택적으로 식각하여 상기 제1 절연막 및 상기 실리콘 기판을 그 측벽에 노출시키며 그 바닥에 상기 제1 기판을 노출시키는 트렌치를 형성하는 제2 단계;
    제2 단계가 완료된 상기 제1 실리콘 기판 전면의 상부에 전체 구조 상에 도전층을 형성하는 제3 단계;
    상기 도전층 상에 제2 절연막을 형성하여 평탄화시키고, 상기 제2 절연막과 제2 실리콘 기판을 접합시키는 제4 단계;
    상기 트렌치의 바닥에 형성된 상기 도전층이 노출될 때까지 상기 제1 실리콘 기판의 후면(back side)을 제거하는 제5 단계;
    상기 트렌치 바닥에 형성된 상기 도전층 및 상기 제1 실리콘 기판의 후면 상에, 게이트 절연막 및 게이트 전극을 이룰 도전막을 차례로 형성하는 제5 단계;
    상기 도전막을 선택적으로 식각하여 게이트 전극을 형성하면서, 상기 게이트 절연막 및 상기 도전층까지 선택적으로 식각하여 상기 제2 절연막을 노출시키는 제6 단계;
    상기 제6 단계가 완료된 전체 구조 상에 제3 절연막을 증착하는 제7 단계;
    상기 제3 절연막, 상기 게이트 전극, 상기 게이트 절연막을 선택적으로 식각하여, 그 측벽에 상기 제3 절연막, 상기 게이트 전극 및 상기 게이트 절연막을 노출시키고 그 바닥에 상기 도전층을 노출시키는 콘택홀을 형성하는 제8 단계; 및
    상기 콘택홀을 통하여 상기 도전층 및 상기 게이트 전극을 연결하는 금속배선을 형성하는 제9 단계
    를 포함하는 변동 문턱전압을 특성을 갖는 인버터 제조 방법
  6. 제 5 항에 있어서,
    상기 제6 단계에서,
    상기 제1 실리콘 기판의 후면을 화학 기계적 연마하는 것을 특징으로 하는 변동 문턱전압 특성을 갖는 인버터 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 도전층을 금속 또는 폴리실리콘막으로 형성하는 것을 특징으로 하는 변동 문턱전압 특성을 갖는 인버터 제조 방법.
  8. 변동 문턱전압 특성을 갖는 인버터(inverter)에 있어서,
    PMOS 트랜지스터 및 NMOS 트랜지스터;
    상기 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 활성영역을 감싸는 절연막;
    상기 절연막을 감싸며 필드영역에 그 표면이 노출되는 도전층;
    상기 PMOS 트랜지스터의 소오스단에 공급전원을 인가하기 위한 제1 금속배선;
    상기 NMOS 트랜지스터의 소오스단에 접지전원을 인가하기 위한 제2 금속배선;
    상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 게이트 전극에 입력전압을 인가하기 위한 제3 금속배선;
    상기 PMOS 트랜지스터의 드레인단과 상기 NMOS 트랜지스터의 드레인단에 연결되어 출력단을 이루는 제4 금속배선; 및
    상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터 각각의 게이트 전극, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터 각각의 게이트 절연막을 그 측벽에 노출시키며, 상기 도전층을 그 바닥에 노출시켜, 상기 제3 금속배선, 상기 게이트 전극 및 상기 도전층을 연결시키기 위한 게이트 입력 콘택을 포함하는 변동 문턱전압 특성을 갖는 인버터.
  9. 변동 문턱전압 특성을 갖는 인버터(inverter) 제조 방법에 있어서,
    제1 실리콘 기판의 전면을 선택적으로 식각하여 필드영역에 트렌치를 형성하는 제1 단계;
    상기 제1 단계가 완료된 상기 제1 실리콘 기판의 전면 상에 제1 절연막을 형 성하는 제2 단계;
    상기 제1 절연막 상에 도전층을 형성하는 제3 단계;
    상기 도전층 상에 제2 절연막을 형성하여 평탄화시키는 제4 단계;
    상기 제2 절연막 및 제2 실리콘 기판을 접합하는 제5 단계;
    상기 트렌치의 바닥면에 접하는 상기 도전층 및 상기 제1 절연막이 노출될 때까지 상기 제1 실리콘 기판의 후면(back side)을 제거하는 제6 단계;
    상기 트렌치 바닥에 접하는 상기 도전층과 절연막, 그리고 상기 제1 실리콘 기판의 후면 상에 게이트 절연막 및 게이트 전극을 이룰 도전막을 차례로 증착하는 제7 단계;
    상기 도전막을 선택적으로 식각하여 게이트 전극을 형성하면서, 상기 게이트 절연막 및 상기 도전층까지 선택적으로 식각하여 상기 제2 절연막을 노출시키는 제8 단계;
    상기 제8 단계가 완료된 전체 구조 상에 제3 절연막을 형성하는 제9 단계;
    상기 제3 절연막, 상기 게이트 전극, 상기 게이트 절연막을 선택적으로 식각하여 그 측벽에 상기 제3 절연막, 상기 게이트 전극, 상기 게이트 절연막 및 상기 제1 절연막을 노출시키고 그 바닥에 상기 도전층을 노출시키는 콘택홀을 형성하는 제10 단계; 및
    상기 콘택홀을 통하여 상기 도전층 및 상기 게이트 전극을 연결하는 금속배선을 형성하는 제11 단계
    를 포함하는 변동 문턱전압 특성을 갖는 인버터(inverter) 제조 방법.
  10. 제 9 항에 있어서,
    상기 제6 단계에서,
    상기 제1 실리콘 기판의 후면을 화학 기계적 연마 또는 고농도 이온주입 식각하는 것을 특징으로 하는 변동 문턱전압 특성을 갖는 인버터 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 도전층을 금속 또는 폴리실리콘막으로 형성하는 것을 특징으로 하는 변동 문턱전압 특성을 갖는 인버터 제조 방법
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