KR20010070479A - Ｓｏｉ 동적 문턱 ｍｏｓ 디바이스 및 이의 형성 방법 - Google Patents
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Abstract
SOI MOSFET 디바이스는 소스 및 드레인 사이에 위치되어 소스 및 드레인을 구분시키는 바디 영역을 갖는 것으로 기술된다. 매립형 금속 비아는 바디 영역 바로 아래에 위치되고 게이트와 정렬된다. 매립형 금속은 바디 영역과 컨택트하지만 소스 또는 드레인과는 컨택트하지 않는다. 이 구조는 디바이스 바로 아래에 금속 상호접속부를 포함하며, 하나 이상의 상호접속 층은 디바이스 아래로부터 매립형 산화물을 통하여 실리콘 절연 물질과 컨택트한다. 이러한 방식으로, 소스 또는 드레인 확산 영역의 바닥 및 바디 영역이 결합될 수 있다. 특히, 바디 컨택트는 통상적인 바디 컨택트 구조와 비교할 때 디바이스의 폭을 따라 극히 낮은 저항을 갖는다. 이 구성의 장점은 플로팅 바디 효과를 제거한다는 것이다. 게다가, 바디 컨택트는 네거티브 바디 바이어스를 인가함으로써 스탠바이 전력(standby power)을 낮춤으로써 실질적인 절전(power saving)을 달성하는 것이 가능하다. 바디 컨택트 구조는 또한 고성능 DTMOS(동적 문턱 MOSFET) 및 측방향 바이폴라 디바이스의 형성을 용이하게 한다. SOI 디바이스에 바디 컨택트를 제공하는 것 외에, 이 구조는 또한 디바이스 아래에 다층 금속 층의 형성을 허여하여, 밀도 및 성능을 개선시킨다.
Description
본 발명은 전반적으로, 반도체 집적 회로 디바이스 및 이러한 디바이스를 형성하는 방법에 관한 것이다. 좀 더 구체적으로, 본 발명은 디바이스의 성능을 개선하고 크기를 축소하기 위해 매립형 금속 바디 컨택트(buried metal body contact)가 제공된 실리콘-온-인슐레이터(silicon-on-insulator:SOI) CMOS 디바이스에 관한 것이다.
실리콘-온-인슐레이터(SOI)는 고 성능 VLSI(Very Large Scale Integrated)제품에서 일반화된 통상적인 벌크 기술(bulk technology)에 대한 대안 디바이스 기술로서 떠올라 왔다. 이 두 기술 사이의 주 차이점 중 하나는 트랜지스터의 바디(CMOS 디바이스의 게이트 바로 아래, 좀 더 구체적으로 소스와 드레인 사이에 위치된 영역)를 어떠한 방식으로 접속시키냐는 것이다. 벌크 기술에서, 바디는 웰(well) 또는 기판에 위치한다. 결과적으로, 바디는 면적 또는 성능을 희생시킴 없이 고정 전위(fixed potential)에 용이하게 접속될 수 있다. 그러나, 전형적인, 예를 들면, DTMOS(dynamic threshold voltage MOS) FET의 바디 스위칭 기법(body swithing scheme)을 벌크 기술의 디바이스에 적용하는 하는 것은 실행불가능한데, 이는 기판에 대한 웰 접합(well to substrate junction)이 중요하기 때문이다. DTMOS 디바이스에 대한 상세한 기술은 미국 특허 제 5,559,368, "Dynamic threshold voltage MOSFET having g gate to body connection for ultro-low voltage operation"에서 기술되며, MOSFET와 같은 동적 문턱 전압 IGFET는 0.6 이하의 전압에서 동작가능한 것으로 알려져왔다. 트랜지스터의 문턱 전압은 전압 제어 채널(voltage controlled channel)이 위치하는 디바이스 바디와 게이트 컨택트를 상호접속함으로써 0V이하로 감소된다.
동적 문턱 MOSFET(dynamic threshold MOSFET)(DTMOS)는 먼저 1994년 F. Assaderaghi에 의해 "Dynamic threshold voltage MOSFET(DTMOS))" published in the Electron Device Letters(USA), Vol.15,No.12,Dec.1994,pp.510-512 로 타이틀 붙혀진 논문에서 기술된다. 높은 게이트 전압 하에서 게이트 및 바디를 접속함으로써, 디바이스 문턱 전압이 낮아진다. 이것은 Vgs=0V에서 여전히 낮은 누설전류(leakage current)를 유지하는 동안, 낮은 전압공급 전압에서 동작하는 표준 MOSFET에서 보여지는 것보다 훨씬 높은 전류 구동을 초래한다.
통상적인 SOI 바디 컨택트 디바이스의 레이아웃의 개략도가 도 1에 도시된다. 소스(40), 드레인(30) 및 바디 컨택트(10)는 단일 SOI 아일랜드(60)에 위치한다. 게이트(50) 바로 아래의 바디와의 컨택트를 용이하게 하는데 사용되는 보충 영역(supplemental area:20)을 포함하도록 게이트를 연장시키는 것은 필수적이다. 바디 컨택트로부터 디바이스의 중간부분까지의 저항은 웰의 낮은 도전성(conductivity)로 인해 매우 높다. 부가적으로, 채널 길이는 통상적으로 그것의 폭보다 짧으며, 따라서 스퀘어(squares)의 수(즉, 길이에 대한 폭의 비율) 및 전체 저항은 매우 높다. DTMOS 디바이스는 부가적인 상호접속 층에 의해 연장된 게이트 영역(20)을 바디 컨택트(10)에 접속시킴으로써 형성될 수 있다. 바디 컨택트를 위해 요구된 연장된 게이트 영역(20)은 전류 구동의 원인은 아니지만, 전체 게이트 캐패시턴스를 상당히 증가시킨다. 이 모두는 성능 저하(전형적으로 >20%) 및 레이아웃 면적의 증가로 귀결된다. 이들 비-이상적인 조건들의 결함은 너무 심각하여 DTMOS 기술이 SOI 기술에서는 거의 실행불가능하게 된다.
SOI 기술에서는, 특히 바디를 컨택트하기 위해 특정 레이아웃을 요구하므로, 바디를 컨택트하는 것은 까다롭다. 전형적으로, 이들 레이아웃은 디바이스에 의해 차지된 면적을 증가시키고 더 많은 캐패시턴스를 부가함으로써 성능을 감소시킨다. 전술된 관점에서, SOI VLSI 기술에서의 모든 트랜지스터가 그들의 바디 플로팅을 갖도록 하여, 단지 소수의 트랜지스터만 자신의 바디와 컨택트하도록 남겨놓는 것은 통상적인 일이다. 그러나, 플로팅 바디는 바디 전위가 변동함으로 인해 다양한 회로에서 불안정성 야기시켜, 회로 지연이 과거 히스토리(past history)에 따라 회로 결정되도록 한다. 회로의 적절한 동작을 보장하기 위해, 트랜지스터 설계자는 좀 더 조심스러운 태도(conservative)를 가질 필요가 있다. 예로써, 디바이스의 문턱 전압은 잡음 여유(noise margin)를 개선하기 위해 비교적 높게 유지될 필요가 있다. 플로팅 바디와 관련된 전술된 모든 인자는 SOI 회로의 성능에 영향을 미친다. 그러므로, 별도의 면적 및 캐패시턴스를 부가함없이 효과적이라고 생각되는 바디 컨택트를 갖는 것이 유익하다. 그것은 예를 들면, 최근 SOI에서 사용된 DTMOS의 경우에서와 같이, 이 바디 컨택트는 실질적으로 바디 스위칭을 개선할 수 있다. 예를 들면, DTMOS는 CMOS 회로가 0.2V로 다운된 전력 공급 (power supply down)으로 동작하고도 여전히 수용가능한 성능을 달성할수 있도록 가능하게 하는 유일한 기술이다. 동일한 공급 전압에서 동작할 때, DTMOS는 실질적으로 통상적인 CMOS 회로 보다 적은 전력 소비를 제공한다. DTMOS가 적절히 동작하기 위해서는, 바디 저항이 스위칭 입력을 따라가도록 충분히 작아야 한다. 이후에, 상당히 자세히 기술될 바와 같이, 저항을 차수 단위로(by orders of magnitude) 작게하기 위해 남은 유일한 과정은 바디 바로 아래에 금속을 위치시키는 것이다.
"0.25㎛ W polycide dual gate and buried metal on diffusion layer(BMD) technololy for DRAM embedded logic devices" published in the 1997 Symposium on VLSI Technology Digest of Technical papers,pp.23-24로 타이틀 붙혀진 논문에는, 고속, 저 전압 동작의 단일칩 로직 및 DRAM 집적에 적절한 로직 프로세스 기술이 기술된다. 내장형 DRAM을 제조하기 위해, 고 열적 안정성(high thermal stability)의 W 폴리사이드 이중 게이트 프로세스는 큰 입자(grain)의 폴리실리콘 성장을 위한 화학적 산화물 형성을 의도적으로 이용함으로써 달성될 수 있다. 측방향 도펀트 확산 및 5nm 두께의 게이트 산화물을 통한 붕소 침투는 10초동안 1000℃에서, 이후에는 30분동안 850℃에서 어닐링됨으로써 방지된다. 매립형 금속 프로세스는 금속 실리사이드 층, 즉 TiSi2층에 티타늄(Ti)과 같은 금속의 고 에너지 주입을 이용함으로써 확산 저항을 낮춘다. 그러나, 기술된 프로세스는 상호접속부의 제 2 층을 제공하지는 못하며 MOSFET 바디를 컨택트시키지는 못한다. 게다가, 이러한 프로세스는 SOI 기술에서도 호환성이 없다.
유사한 접근 방안이 또한 미국 특허 제 5,236,872, "Method of Manufacturing a semiconductor device having a semiconductor body with a buried silicide layer"에 기술되어 있으며, 얇은 매립형 실리사이드층이 주입에 의해 형성되는 반도체 디바이스는 먼저 주입에 의해 무정형 층(amorphous layer)을 형성하는 단계를 먼저 포함하고, 이후에 이층은 가열 처리에 의해 매립형 실리사이드 층으로 변환된다. 대략 10nm 두께의 얇은 매립형 실리사이드 층은 동일한 방식으로 획득될 수 있으며, 최종 구조는 예를 들면, 금속-베이스 트랜지스터(metal-base transistor)의 제조에 적절하다. 앞의 참조 문헌의 경우와 마찬가지로, 이러한 프로세스는 SOI 기술과 호환가능하지 않다.
"Buried metallic layers with silicon direct bonding,",published in theproceeding of the Third International Symposium on Semiconductor Wafer Bonding:Physics and Application(1995),pp.553-560으로 제목붙혀진 또 다른 논문에는, 낮은 저항률의 매립형 금속 실리사이드 층을 도입하는 유전적으로 격리된 실리콘 기판을 제조하는 방법이 기술되어 있다. 스퍼터링된 텅스텐(W) 또는 티타늄(Ti)의 고체상 반응(solid phase reaction)은 제각각의 실리사이드를 형성하는데 사용된다. 응력 및 웨이퍼 뒤틀림(stress and wafer warpage) 문제는 실리사이드의 형성 전에 결합시킴으로써 해결된다. 텅스텐 층 결합은 우선 폴리실리콘으로 코팅함으로써 그리고 결합하기 전에 연마(polishing)함으로써 달성된다. 1000℃에서의 애닐링은 결합을 강화시키고 30 ohm/square의 저항률을 갖는 WSi2를 형성한다. WSi2층은 내화성이 있어서 저항률의 증가 없이 1000℃에서 6시간 처리를 견뎌낸다. n-타입의 활성화 웨이퍼내로 주입된 저 에너지 저 도즈 인(low energy low dose phosphorous)은 WSi와의 옴접촉(ohmic contact)을 보장한다. 매립형 TiSi2층은 Ti층을 실리콘 또는 실리콘 코팅 산화 기판에 결합시킴으로써 달성된다. 800℃에서 10초 동안의 RTA(rapid thermal annealing:고속 열적 애닐링)는 TiSi2및 결합 모두를 형성한다. TiSi2저항률은 18 ohm/square 이다. 결합된 웨이퍼는 RTA에서의 비균일 가열(non-uniform heating)로 인해 웨이퍼 표면 둘레에 공극(void)을 보여준다. TiSi2층은 내화성이지만 전도도를 감소시키기 위해 붕소와 상호작용한다. 산화된 처리 기판으로부터 TiSi2를 구분시키는데 실리콘의 스페이서가 필요하다. 전술된 프로세스는 임의의 디바이스 처리 전에 실리콘 아래에 금속을 형성한다. 웨이퍼의 한면상에 패터닝된 금속은 임의의 다른 웨이퍼에 결합된다. 다른 웨이퍼 표면은 실리콘이 되어야하지만, 산화물은 안된다. 그러나 프로세스가 SOI 트랜지스터를 형성하고 바디를 컨택트하기 위해 사용되는지 어떤지에 대한 어떠한 지시도 주어지지 않았다.
"SOI MOSFET with buried body strap by wafer bonding", published in the IEEE Transactions of Electron Devices, Vol.45,No.5,May 1998,pp.1084-91, 라고 타이틀 붙혀진 또 다른 간행물에는, 비교적 고성능을 달성하는 것을 가능하게 하는 SOI MOSFET에서 매립형 산화물을 가지는 디바이스가 기술된다. 이것은 킹크 효과(kink effect), 드레인 전류 과도(transients), 및 출력 특성에 대한 히스토리 의존성을 포함하는 다양한 플로팅 바디 효과를 허여한다. 전술된 바와 같이, SOI 구조에 의해 부과된 제한으로 인해 바디에 대한 효과적인 컨택트를 채택하는 것이 어렵다. 디바이스 균형(device symmetry)을 유지하기 위한 후보(candidate)는 측방향 바디 컨택트에 의해 구현된다. 그런, 높은 측방향 바디 저항은 좁은 폭 디바이스에서만 효과적인 컨택트를 만든다. SOI에서의 매립형 측방향 바디 컨택트는 디바이스 폭을 따라 MOSFET 바디하에서 뻗어가는(running) 저 저항 폴리실리콘 스트랩으로 구성된다. 1.17㎛의 유효 채널 길이를 가지는 MOSFET는 개선된 항복 특성(breakdown characteristics)을 나타내는 이 매립형 바디 스트랩을 도입하여 제조되어져왔다. 전술된 프로세스는 매립형 폴리실리콘만을 형성하고 매립형 금속은 형성하지 않는다. 매립형 폴리실리콘은 디바이스 처리 전에 결합에 의해 형성된다.
"Thin film quasi SOI power MOSFET fabricated by reversed silicon wafer direct bonding", published in the IEEE Transactions of Electron Devices, Vol.45,No.1,Jan.1998,pp.105-109 라고 타이틀 붙혀진 여전히 다른 논문에는, 역전된 실리콘 웨이퍼 직접 본딩(reversed silicon wafer direct bonding)에 의해 제조된 유사 SOI 전력 MOSFET가 기술된다. 이 전력 MOSFET에서는, 채널 및 소스 영역 아래의 매립형 산화물이 제거되고, 채널 영역은 소스 바디 컨택트 전극에 직접 접속되어 기생 n-p-n 바이폴라 트랜지스터의 베이스 저항(base resistance)을 감소시킨다. 유사 SOI 전력 MOSFET는 기생 바이폴라 동작을 억제시키고 통상적인 SOI 전력 MOSFET 보다 낮은 온(ON) 저항을 나타낸다. 칩 레벨 유사 SOI 전력 MOSFET(chip level quasi SOI power MOSFET)는 86mΩ.mm2의 온 저항 및 30V의 온 상태 항복 전압을 나타낸다. 프로세스는 SOI CMOS 디바이스를 다루고 있지만, 매립형 금속에 대해서는 어떠한 언급도 없다.
미국 특허 제 5,332,913, "Buried interconnect structure for semiconductor devices"에는, 매립형 상호접속부를 가지는 밀도가 개선된 반도체 디바이스(improved density semiconductor)가 기술된다. 매립형 상호접속부는 전기 디바이스 영역을 반도체 기판상에 전기 접속시키므로 다른 구조는 상호접속부의 도전 부분에 전기 접속됨 없이 매립형 상호접속부를 직접 오버레이할 수 있다. 상호접속부는 매립형 도전체 및 도전성 세그먼트로 구성된다. 도전성 세그먼트는 전기 통로를 형성하기 위해 매립형 도전체에 전기 결합된다. 우선, 매립형 도전체는 제 1 필드 산화물의 산화된 부분 위에 형성된다. 선택적 폴리-에피텍셜 실리콘 층은 이후에 기판의 표면 위에서 성장된다. 이후에, 선택적 폴리-에피텍셜 실리콘의 비도전성 부분은 적어도 선택적 폴리-에피텍셜 실리콘 층의 소정 부분을 산화시킴으로써 매립형 도전체 위에 형성된다. 이 선택적 폴리-에피텍셜 실리콘의 비도전성 부분은 매립형 상호접속부와 직접 전기적 컨택트상태에 있지 않는 다른 구조가 매립형 도전체 위에 형성되도록 허여한다. 따라서, 매립형 금속은 선택적 폴리-에피텍셜 실리콘 성장에 의해 형성된다.
미국 특허 제 5,702,957에서, "Method of making buried metallization structure"는 활성 IC 디바이스의 바로 아래의 반도체 기판내의 경로(routing)위해 도전성 라인을 제공하는 IC 구조를 기술한다. 이들 매립형 라인은 활성 디바이스 바로 아래에 절연면(insulating plane)으로서 형성된 유전성 영역에 의해 상호간에 절연되며, 이는 통상적인 실리콘 온 인슐레이터(silicon on insulator:SOI)구조와 유사하다. 그러나, 이 면내에서, 매립형 도전성 라인은 다양한 활성 디바이스 소자 사이의 경로를 제공하여 게이트 어레이를 위한 셀간(intro-cell)의 상호접속부와 같은 회로 상호접속부를 형성한다. 그러므로, 매립형 도전성 라인은 활성 영역의 상부상의 금속화/유전체 층 스택으로부터 소정의 경로를 대체한다. 이러한 사실에서, 매립형 금속은 임의의 디바이스 처리전에 기판내로의 고 에너지 금속 주입에 의해 형성된다.
미국 특허 제 5,306,667, "Process for forming a novel buriedinterconnect structure for semiconductor devices"에는, 매립형 상호접속부를 가지는 개선된 밀도 반도체 디바이스가 기술된다. 매립형 상호접속부는 선택적 폴리-에피텍셜 실리콘 성장에 의해 형성된 융기된 소스/드레인 구조와 실리사이드화된 소스-드레인-게이트 상호접속 세그먼트를 구현한다. 우선, 매립형 도전체는 제 1 필드 산화물의 산화된 부분위에 형성된다. 이후에, 선택적 폴리-에피텍셜 실리콘 층은 기판의 표면위에서 형성된다. 선택된 폴리-에피텍셜 실리콘 층의 영역이 산화된다. 내화성 금속 층이 증착되고, 애닐링되며 에칭되어 매립형 상호접속부를 완성한다. 그러므로, 매립형 금속은 선택적 폴리-에피텍셜 실리콘 성장에 의해 형성된다.
미국 특허 제,5,260,233, "Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding"에는, 반도체 디바이스의 형성에 적절하고 사전결정된 상호접속 패턴에 따른 선택된 반도체 디바이스의 상호접속용 매립형 상호접속 구조를 가지는 웨이퍼 구조 및 이를 만드는 방법이 기술된다. 웨이퍼 구조는 원하는 반도체 디바이스 형성에 적합한 제 1 두께를 가지는 제 1 기판으로 구성된다. 제 1 기판은 후속적으로 a)사전결정된 상호접속 패턴에 따른 제 1 기판의 바닥면상에 형성된 제 2 두께(second thickness)의 도전성 상호접속 패드, b) 도전성 상호접속 패드 사이의 제 1 기판의 바닥면상에 형성된 제 3 두께의 제 1 절연 패드 및 c) 제 1 기판과 정반대인 상호접속 패드의 면상에 형성된 제 4 두께의 상호접속 패드 캡(interconnection pad caps)을 포함하되, 상호접속 패드 캡은 웨이퍼 본딩에 적절한 재료에 의해 형성되며, 또한 두번째 두께 및 4번째 두께의 합은 세번째 두께와 동일하다. 이 구조는 후속적으로 상호접속 패드 캡 및 제 1 웨이퍼의 제 1 절연 패드에 결합된 산화물층을 그 위에 가지는 제 2 기판을 포함한다. 여기에서, 매립형 금속은 디바이스 처리전에 본딩에 의해 형성된다.
미국 특허 제 4,977,439, "Buried multilevel interconnect system"에서, 다양한 타입의 반도체 기판상의 레벨 사이에 상호접속부를 제공하는 방법 및 장치는 기판에 복수의 트렌치를 형성한 이후 트렌치의 바닥에 도전층을 형성하는 것을 포함한다. 이후에 트렌치는 산화물로 충진되어 기판상에 평탄면(planar surface)을 제공한다. 다양한 트렌치 레벨에 비교적 낮은 레벨 트렌치의 산화물층 위에 형성되는 도전성 재료의 브리징 층(bridging layer)에 의해 형성되는 교차부(crossovers)가 제공된다. 수직형 컨택트는 산화물층을 통해 트렌치의 표면으로부터 바닥까지 개구부를 에칭하고 개구부를 금속 플러그(metal plug)로 충진함으로써 형성된다. 여기에서, 매립형 금속은 상면으로부터 시작된다. 이 방법은 고도로 국부화되어 디바이스 아래에 위치할 수 없는 매립형 금속을 갖는다는 제한이 있다.
미국 특허 제 4,778,775, "Buried interconnect for siliconon insulator structure"에는, 재결정된 폴리실리콘 층이 절연층 위에 형성되는 프로세스에서 상호접속부를 형성하는 개선된 처리가 기술된다. 재결정화는 절연층에서 형성된 복수의 시드 윈도우(seed windows)를 통해 발생한다. 도핑 영역은 실리콘 층의 증착 전에 기판에 형성된다. 폴리실리콘 층은 절연층의 개구부를 통해 적어도 도핑 영역의 일부와 컨택트상태에 있다. 재결정은 이 개구부를 통해 발생하며 도핑 영역은 재결정된 층에서 형성된 반도체 디바이스의 소스 또는 드레인 영역에 전기접속된다. 매립형 금속 또는 도핑된 실리콘은 임의의 디바이스 처리 전에 형성되며, SOI 재료는 시드 윈도우를 통한 선택적 에피텍시 성장에 의해 형성된다.
따라서, 본 발명의 목적은 구조내에 매립형 금속 바디 컨택트를 도입함으로써 성능 및 밀도를 개선하고 SOI MOSFET의 크기 또는 DTMOS 디바이스의 크기를 축소시키는데 있다.
본 발명의 또 다른 목적은 디바이스의 활성 영역 아래에 부가적인 상호접속층을 제공하는데 있다.
본 발명의 또 다른 목적은 SOI 기술을 이용하여 제조된 디바이스에서 플로팅 바디 효과를 제거하는데 있다.
본 발명의 또 다른 목적은 활성 영역 바로 아래에 금속을 위치시킴으로써 3차원 집적 회로를 형성하는데 있다.
본 발명의 좀 더 구체적인 목적은 매립형 바디 컨택트를 가지는 조밀한 고속 측방향 바이폴라 디바이스(dense and high speed lateral bipolar device)를 제조하는데 있다.
본 발명의 제 1 측면에는, 통상적인 SOI CMOS 프로세스에서 제조된 MOSFET 디바이스 바로 아래에 금속 상호접속부를 형성하는 구조 및 프로세스가 제공된다.하나 이상의 상호접속 층은 매립형 산화물을 통하여 디바이스 아래로부터 실리콘 절연 물질을 컨택트한다. 이러한 방식으로, 소스 또는 드레인 확산 영역의 바닥 및 MOSFET 바디 영역이 컨택트될 수 있다. 후속적으로, 그것은 MOSFET 바디 영역의 바닥에 극히 낮은 저항을 가지는 접속부를 제공한다.
이 구성의 장점으로는 SOI 기술에서의 주 관심사인 플로팅 바디 효과를 제거하는데 있다. 게다가, 바디 컨택트는 네거티브 바디 바이어스를 인가함으로써 스탠바이 전력을 낮추는 실질적인 절전(power saving)을 달성하는 것이 가능하다. 보다 중요한 것은 게이트를 바디에 부착시킴으로써 DTMOS 디바이스를 형성할 수 있다는 것이다. 이러한 DTMOS 디바이스에서, 문턱 전압은 턴-온 단계(turn-on phase) 동안 감소되어, 전류 구동을 개선한다.
본 발명은 DTMOS 기술의 장점을 완전히 이용한다. SOI 디바이스에 바디 컨택트를 제공하는것 외에, 이 방법은 또한 그 디바이스 아래에 다층 금속층을 허여하며, 개선된 밀도 및 성능으로 전환된다.
본 발명의 또 다른 측면에는, 소스, 드레인 및 게이트를 가지는 SOI MOS 디바이스가 제공되며, SOI MOS 디바이스는 소스 및 드레인 사이에 위치되고 소스 및 드레인을 구분시키는 바디 영역과, 바디 영역 바로아래에 위치되고 게이트와 정렬상태에 있는 매립형 금속 비아를 포함하며, 매립형 금속은 소스 또는 드레인을 접촉함 없이 바디 영역을 컨택트한다.
여전히 본 발명의 또 다른 측면에는, 소스, 드레인 및 게이트를 가지는 동적 문턱 MOS가 제공되며, 상기 동적 문턱 MOS 디바이스는 소스 및 드레인 사이에 위치된 바디 영역과 바디 영역 바로 아래에 위치되고 게이트와 정렬된 매립형 금속 비아를 포함하며, 매립형 금속 비아는 소스 또는 드레인을 접촉함 없이 바디 영역을 컨택트하며, 게이트를 따라 연장하고 게이트를 컨택트한다.
도 1은 바디 컨택트를 구비한 종래 기술인 SOI 디바이스의 레이아웃(layout)의 개략 평면도,
도 2a는 본 발명에 따른 매립형 금속 SOI DTMOS 디바이스(buried metal SOI DTMOS device)의 레이아웃의 개략 평면도,
도 2b는 본 발명에 따른 매립형 금속 바디 컨택트를 구비한 SOI 디바이스의 레이아웃의 평면도,
도 3은 벌크 Si 기판(bulk Si substrate), SOI MOSFET의 매립형 산화물(BOX) 및 바디를 구체적으로 도시하는 초기 SOI CMOS 웨이퍼의 측단면도,
도 4는 처리 기판을 부착한 도 3에 도시된 구조를 예시한 도면,
도 5는 벌크 Si를 제거한 도 4의 구조를 예시한 도면,
도 6은 BOX 층에서 개방된 비아를 도시한 도면,
도 7은 비아 충진물(via fill)로 충진된 상기 비아를 도시한 도면,
도 8은 BOX 층 상에 위치하여 MOS 디바이스 단자와 컨택트하는 복수층 상호접속층을 도시한 도면,
도 9는 도 2b에 기술된 매립형 금속 바디 컨택트를 구비한 SOI 디바이스와 유사한 매립형 금속 베이스 컨택트(metal base contact)를 구비한 SOI 측방향 바이폴라(SOI lateral bipolar)의 레이아웃을 예시한 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 바디 컨택트 20 : 게이트 영역
50 : 게이트 컨택트 60 : 제 2 실리콘 아일랜드
70 : 산화물 컨택트 80 : 매립형 금속
110 : BOX 130 : MOS 바디 영역
170 : 처리 웨이퍼
SOI 웨이퍼의 활성 디바이스 바로 아래에 금속을 위치시키는 일반적인 프로세스의 기술 이후에, SOI MOSFET에 바디 컨택트를 제공하는 프로세스가 기술될 것이다. 최종적으로, DTMOS를 형성하기 위해, 게이트가 어떠한 방식으로 바디에 접속되는지에 대한 기술이 후속될 것이다.
일반적인 매립형 금속 바디 컨택트 프로세스(Generic Buried Metal Body Contact Porcess)
도 2a를 참조하면, 본 발명에 따른 매립형 금속 컨택트에 부착된 게이트를 가지는 SOI DTMOS 디바이스의 평면 개략도가 도시된다. 명료성을 위해, 매립형 금속은 선택된 프로세스에 따라 더 넓거나 또는 더 좁아질 수 있음에도 불구하고, 매립형 금속 패턴은 게이트 패턴보다 비교적 넓게 도시된다. 매립형 금속 레티클(recticle)이 게이트 패턴에 정렬된다.
도 1의 종래기술에서 이전에 도시된 드레인(30) 및 소스(40)는 변하지 않은체 그대로 존재한다. 연장된 게이트 영역(20)(도 1)은 축소된 구성의 게이트로 대체된다. 소스 및 드레인 둘다 제 1 SOI 아일랜드(60)의 상부상에 배치된다. 관통게이트 산화물 컨택트(through gate oxide contact:70)에 의해 게이트-바디 접속부가 제공된다. 관통 게이트 산화물 컨택트에서, 게이트 산화물이 제거되어 매립형 금속(80)을 컨택트하는 제 2 SOI 아일랜드로의 게이트 사이에 컨택트를 제공한다. 도면에 도시된 바와 같이, 통상적인 MOSFET 레이아웃에 따라 비교하면, 게이트-바디 접속부를 위해 어떠한 부가적인 영역도 필요하지 않으며, 이로 인해 원하지 않는 부가적인 게이트 캐패시턴스의 존재가 배제된다.
도 2b에 도시된 도면은 본 발명의 제 2 실시예에 따른 바디 컨택트 MOS 디바이스(body contact MOS device)를 도시하는 개략 평면도이다. 게이트 및 바디 컨택트가 통합되어 있는 도 2a와 달리, 도 2b에서는 별도의 게이트 컨택트(50) 및 바디 컨택트(10)가 제공되어 바디 전압의 독립적인 제어를 가능하게 한다. 도 2b에 도시된 구조는 연장된 게이트 영역(20)을 요구하지 않으므로, 연장된 게이트에 의해 도입된 부가적인 캐패시턴스를 제거할 수 있다는 것에 유의해야한다. 자명하게, 도 2b에 도시된 디바이스는 도 1에 도시된 종래기술 디바이스보다 상당히 작은 영역을 차지한다.
이제 도 3을 참조하면, 본 발명에 따른 SOI CMOS 디바이스의 단면이 예시되는데, 구체적으로 Si 벌크 기판(100), 매립형 산화물(BOX:110) 및 SOI MOSFET의 바디(130)를 도시한다. 또한 게이트(50)를 제 2 실리콘 아일랜드(60)에 접합시키는 관통 게이트 산화물 컨택트(70)가 도시된다. 이 구성도는 라인 B-B'로부터 바라보는 단면도를 나타낸다. 라인 A-A'로부터 바라볼 때, 컨택트(예를 들면 120)는 소스 및 드레인을 다른 회로, 디바이스 등(도시되지 않음)에 연결시킨다는 것이 도시된다.
도 4를 참조하면, 도 3의 웨이퍼 위쪽에 부착된 핸들링 웨이퍼(handling wafer:170)가 도시된다. 바람직하게 핸들러(handler)는 기계적 핸들링(예를 들면, 8인치의 웨이퍼인 경우에, 이 두께는 0.5mm2인 것이 적절하다)에 알맞은 두께를 가지는 실리콘 또는 유리로 구성된다. 바람직하게, 핸들러는 웨이퍼와 동일한 형상을 갖으며 웨이퍼 에지와 정렬된 에지를 갖는다. 접착 재료(glueing material)는 이후의 매립형 금속화 프로세스(buried metallization process)로 인해 최대 300℃까지는 견뎌낼 필요가 있다. 처리 기판은 벌크, SOI 또는 심지어 유리 재료가 될 수도 있다. 이것은 단지 기계적 지지부(mechanical support)로서의 역할만을 수행한다.
매립형 산화물(BOX)이 노출될 때까지(도 5를 참조할 것), 원 웨이퍼(original wafer)의 벌크 실리콘은 화학적 및/또는 기계적 연마 프로세스에 의해 에칭 백(etched back)된다. 이러한 에칭 백 프로세스는 이제 통상적으로 KOH, 칼륨-수산화물 용액(Potassium-hydroxide solution)의 화학적 에칭이 매립형 산화물에서 용이하게 정지할 수 있다는 것을 제외하면 결합-및-에칭-백 SOI 프로세스(bond-and-etch-back)에서 전개된 것과 유사하다. 이것은 완벽하게 편평하고 깨끗한(flat and clean) 산화물 표면을 발생시킨다. 이 표면은 후술될 고 분해능 리소그래피(hig resolution lithography)에 있어 필수적이다. 화학적 연마는 산화물상에서 정지하지 않기 때문에 화학적 에칭은 최종 에칭 단계에서 행해질 필요가 있다.
도 6을 참조하면, 표준 리소그래피 프로세스는 에칭을 위해 비아를 개방한다. 비아는 원 웨이퍼의 전면(front side) 패턴에 정렬된다. 매립형 산화물은 전형적으로 100-300nm로 측정되므로, 이것은 투명하다. 그러므로 STI(얕은 트렌치 격리부) 및 게이트 패턴과 같은 원 웨이퍼의 대부분의 구조는 정렬을 위해 용이하게 시각화된다. 비아 마스크는 적절한 정렬을 위해 미러링(mirror)된다. 이후에, 개구부 영역에서의 산화물은 RIE와 같은 임의의 에칭 기술을 이용하여 제거된다. 에칭은 산화물-실리콘 계면(oxide-silicon interface)에서 바로 정지되어야 한다. 에칭이 소스, 드레인 및 게이트 영역에 미치지 않는다면 후속 에칭이 가능하게된다.
도 7을 참조하면, 이후에 비아 개구부는 적절한 플러그 재료(plug material), 바람직하게는 금속, 예를 들면 텅스텐으로 충진된다. 개구부가 충분히 넓다면, 금속(알루미늄 또는 구리)은 단일 대머신 처리(single damascene process)로 형성될 수 있다. MOS 바디 영역(130)에 대한 양호한 컨택트를 보장하기 위해, 계면에 비아(190)를 제공하는 내부면은 적절한 도핑을 갖는 금속 또는 실리콘일 필요가 있다.
도 8을 참조하면, 다층 금속(140)(바람직하게는, 구리 또는 알루미늄)이 통상적인 금속 증착 및 에칭에 의해 BOX(110)의 상부상에 형성된다. 이들 금속층은 매립형 금속 비아 사이에 상호접속부를 제공한다.
이제 도 9를 참조하면, 본 발명의 또 다른 측면에 따른 SOI 측방향 바이폴라디바이스의 평면도가 도시된다. 이 구조는 도 2b에 도시된 바디 컨택트 MOS 디바이스와 유사하다. 바디 영역은 이제 바이폴라 디바이스의 베이스가 되고 에미터 및 컬렉터는 MOS 디바이스의 소스 및 드레인 제각각이 된다. 바람직하게, 게이트는 공간 효율을 높이기 위해 플로팅(floating) 상태로 존재한다. 이와 달리, 게이트는 레이아웃 영역을 증가시키는 대신 고정 전압에 접속될 수 있다.
여러가지 장점들은 상기 구조의 기술로부터 자명해진다.
바디 전압 증가(Body boosting)
바디를 동일한 레지스터의 게이트에 접속시키기 보다는, 다른 디바이스의 노드에 접속될 수 있다. 출력 로딩 조건(output loading condition)에 따라, 필요한 때에 전류를 증가시키기 위해 바디 전압이 증가된다(boosted).
고성능 측방향 바이폴라 디바이스(High performance lateral bipolar device)
효과적인 바디 컨택트로, 이 디바이스는 바이폴라 트랜지스터로서 작동될 수 있다. 낮은 베이스 저항 및 베이스-대-컬렉터 캐패시턴스로 인해, 이 바이폴라 트랜지스터는 높은 속도로 특징지워진다. 바이폴라 트랜지스터는 CMOS보다 아날로그 애플리케이션용 디바이스로서 보다 적합하므로, 본 발명은 고성능 아날로그 및 디지탈 회로의 완전한 집적(integration)을 가능하게 한다. 예를 들면 무선 통신상에서의 그것의 영향은 상당하다.
일반적인 바디 컨택트(General Body Contact)
DTMOS는 SOI 기술에서 감소된 영역 및 낮은 저항 바디 컨택트를 갖는 이점을 도시하는 일실시예일 뿐이다. 그 외에도, 새로운 바디 컨택트 구조는 다음과 같은 방식에서 이점이 있을수 있다.
A) 플로팅 바디 효과의 제거 (Elimination of the floating body effect)
바디 바이어스를 고정시키거나/또는 바디를 소스에 접속시킴으로써, 모든 플로팅 바디의 단점이 제거된다. 그것은 또한 회로 안정성 및 성능을 개선시킨다.
B) 절전(Power saving)
스탠바이 전력(standby power)은 네거티브 바디 바이어스를 NFET 디바이스에 그리고 포지티브 바디 바이어스를 PFET 디바이스에 인가함으로써 낮출 수 있다. 이 기술은 바디 컨택트를 부가함으로써 유발된 영역 증가로 인해 통상적인 SOI 기술에는 적용될 수 없다. 본 발명으로, 전술된 기술은 어떠한 문제 없이 사용될 수 있다. 바닥에 바디를 컨택트하는 것은 위에 위치된 트랜지스터로의 접속에 관계없이 설정될 수 있기 때문에 영역면에서 볼 때 벌크 기술(bulk technology)보다 매우 효과가 있다.
전술한 실시예는 본 발명의 주된 개념을 설명하고 묘사하기 위한 것이다. 그러나, 본 발명은 이들 실시예에 국한되지 않는다. 오히려, 본 발명의 사상을 벗어나지 않으면서 청구점위와 동등한 범주 내에서 세부적인 다양한 수정과 변경을할 수 있을 것이다.
본 발명에 따르면, 매립형 바디 컨택트를 도입함으로써 SOI MOSFET의 크기를 줄이고 성능과 밀도를 개선하며, 플로팅 바디 효과를 제거할 수 있다.
Claims (11)
- 소스, 드레인 및 게이트를 가지는 실리콘-온-인슐레이터(a Silicon-On-Insulator:SOI) MOS 디바이스에 있어서,상기 소스와 상기 드레인 사이에 위치하여 상기 소스와 상기 드레인을 분리하는 바디 영역과,상기 바디 영역 바로 아래에 위치되고 상기 게이트와 정렬된 매립형 금속 비아(a buried metal via) - 상기 매립형 금속은 상기 소스 또는 상기 드레인과 컨택트하지 않고 상기 바디 영역과 컨택트함 -를 포함하는 SOI MOS 디바이스.
- 제 1 항에 있어서,상기 매립형 금속은 매립형 산화물 층과 동일 평면 상에 있는(co-planar) SOI MOS 디바이스.
- 제 1 항에 있어서,상기 매립형 금속 아래에 위치된 상호접속부는 매립형 금속을 다른 회로에 접속시키는 SOI MOS 디바이스.
- 소스, 드레인 및 게이트를 가지는 동적 문턱 MOS 디바이스(a dynamic threshold MOS device)에 있어서,상기 소스 및 상기 드레인 사이에 위치된 바디 영역과,상기 바디 영역 바로 아래에 위치되고 상기 게이트와 정렬된 매립형 금속 비아를 포함하되,상기 매립 금속 비아는 상기 소스 및 상기 드레인과의 접촉(touching)없이 상기 바디 영역과 컨택트하며, 상기 게이트를 따라 연장하고 상기 게이트와 컨택트하는 동적 문턱 MOS 디바이스.
- 제 4 항에 있어서,상기 매립형 금속 비아는 SOI 아이랜드(SOI island)를 통해 상기 게이트에 컨택트하며, 상기 SOI 아일랜드는 상기 소스 및 상기 드레인으로부터 절연되고, 또한 상기 게이트와 컨택트하는 동적 문턱 MOS 디바이스.
- 제 5 항에 있어서,상기 SOI 아일랜드는 상기 바디 영역의 상기 저항보다 적어도 한 차수(at least one order of) 작은 저항을 갖는 동적 문턱 MOS 디바이스.
- 제 4 항에 있어서,상기 매립형 금속 비아는 금속 충진 비아(a metal filled via)를 통해 상기 게이트와 컨택트하는 동적 문턱 MOS 디바이스.
- 매립형 금속 바디 컨택트를 가지는 SOI MOS 디바이스를 형성하는 방법에 있어서,벌크 실리콘 기판상에 위치된 매립형 산화물 층상에 실리콘 박막을 가지는 SOI 기판을 제공하는 단계와,절연 물질(insulating material)에 의해 상호간에 전기적으로 분리되는 복수의 SOI 아일랜드를 형성하는 단계와,상기 SOI 아일랜드들을 피복하는 부합 절연층(a conformal layer of insulation)을 증착시키는 단계와,상기 절연된 SOI 아일랜드들 중 적어도 하나의 상부상에 게이트를 형성하는 단계와,상기 게이트를 가지는 상기 SOI 아일랜드들 중 적어도 하나에 소스 및 드레인을 형성하고, 상기 소스 및 드레인을 분리시키는 바디 영역을 남겨두는 단계와,상기 드레인, 소스 및 게이트에 대한 상호접속부를 형성하고 상기 상호접속부를 회로를 형성하는 소자에 연결시키는 단계와,상기 상호접속부 사이의 영역을 절연 물질로 충진하는 단계와,상기 절연 물질의 상부면을 평탄화시키는 단계와,핸들링 기판(handling substrate)을 상기 평탄화면에 부착시키는 단계와,상기 벌크 실리콘 기판(bulk silicon substrate)을 제거하여, 상기 매립형 산화물 층을 노출시키는 단계와,상기 매립형 산화물 층에 적어도 하나의 윈도우(window)를 개방하는 단계 - 상기 윈도우는 상기 소스 및 드레인의 오버랩 없이 상기 바디 영역과 정렬됨 -와,상기 윈도우를 금속으로 충진함으로써 매립형 비아를 형성하는 단계를 포함하는 SOI MOS 디바이스 형성 방법.
- 제 8 항에 있어서,상기 매립형 비아 아래에 부가적인 상호접속 층을 부가하는 단계를 더 포함하는 SOI MOS 디바이스 형성 방법.
- 매립형 금속 바디 컨택트를 가지는 SOI 동적 문턱 MOS 디바이스를 형성하는 방법에 있어서,벌크 실리콘 기판상에 위치된 매립형 산화물층 상에 실리콘 박막을 가지는 SOI 기판을 제공하는 단계와,절연 물질에 의해 상호 전기적으로 분리되는 복수의 SOI 아일랜드를 형성하는 단계와,상기 SOI 아일랜드들를 피복하는 부합 절연 층(a conformal layer of insulation)을 증착시키는 단계와,상기 절연된 SOI 아일랜드 중 적어도 하나의 상부상에 게이트를 형성하고 상기 SOI 아일랜드 아래로 상기 게이트를 연장시키는 단계와,상기 연장된 게이트를 상기 SOI 아일랜드들 중 제 2 SOI 아일랜드와 컨택트시키는 단계와,상기 게이트를 가지는 상기 SOI 아일랜드들 중 상기 적어도 하나에 소스 및 드레인을 형성하고, 상기 소스와 상기 드레인을 분리하는 바디 영역을 남겨두는 단계와,상기 드레인, 소스 및 게이트에 대한 상호접속부를 형성하고 상기 상호접속부를 회로를 형성하는 소자에 접속시키는 단계와,상기 상호접속부 사이의 영역을 절연 물질로 충진하는 단계와,절연 물질로 충진된 상기 영역의 상부면을 평탄화하는 단계와,처리 기판을 상기 평탄화면에 부착시키는 단계와,상기 벌크 실리콘 기판을 제거하여, 상기 매립 산화물 층을 노출시키는 단계와,상기 매립 산화물 층에 적어도 하나의 윈도우를 개방하는 단계 - 상기 윈도우는 상기 소스 및 드레인과의 오버랩 없이 상기 바디 영역과 정렬되고, 상기 SOI아일랜드로 연장하며, 상기 제 2 SOI 아일랜드를 통해 상기 게이트와 컨택트됨 - 와,상기 윈도우를 금속으로 충진함으로써 매립형 비아를 형성하는 단계를 포함하는 SOI 동적 문턱 MOS 디바이스 형성 방법.
- 제 10 항에 있어서,상기 매립형 비아 아래에 부가적인 상호접속 층을 부가하는 단계를 더 포함하는 SOI 동적 문턱 MOS 디바이스 형성 방법.
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