TW473914B - Buried metal body contact structure and method for fabricating SOI MOSFET devices - Google Patents
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Description
473914 A7 B7 五、發明說明（1 ) 發明領域 本發明大抵有關半導體積體電路裝置以及形成此等裝置 之方法。更詳細地説，本發明有關絕緣層上有秒（SOI)之 CMOS裝置，其具有一個埋入式金屬體，以改善其性能並縮 小其體積。 發明背景 絕緣層上有矽（SOI)已成爲高性能VLSI(超大型積體）產物 中盛行之習用體效應技術的備擇裝置技術。這兩種技術間 之主要差異之一係如何連接電晶體之主體（即，位於該 CMOS裝置閘極正下方之範圍，更明確地説，介於該源極與 汲極之間）。在體效應技術中，該主體位於阱内或該基材内 。結果，該主體容易連接一固定電位，而且不會犧牲面積 或性能。然而，將一個通常爲例如DTMOS(動態定限電壓 MOS) FET之主體交換電路應用於體效應技術裝置並不實用 ，因爲該阱與該基材接合極爲重要。該DTMOS裝置之細節 描述於美國專利第 5,559,368 號 “Dynamic threshold voltage MOSFET having a gate to body connection for ultra-low voltage operation ”，其中已發現一種諸如MOSFET之動態定限電壓 IGFET可以0.6伏或以下之電壓操作。藉由互連該閘極接觸 與該裝置主體（該電壓受控制通道位於其中），該電晶體之 定限電壓降至0伏或以下。 1994 年 F. Assaderaghi 最早在標題爲 “Dynamic threshold voltage MOSFET (DTMOS) for ult【a low voltage VLSI” 的文章 (其發表於Electron Device Letters (USA)，Vol 15, No· 12，1994 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝 經濟部智慧財產局員工消費合作社印製 473914 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明說明（2 ) 年12月，第510-512頁）中描述該動態定限電壓MOSFET。藉 由將該閘極與該主體連接在一起，在高閘極電壓之下，該 裝置定限電壓降低。其造成之電流驅動遠高於以低供電電 壓操作標準MOSFET，但是仍然保持Vgs = 0V之低漏流。 習用SOI體接觸裝置之線路略圖係示於圖1。源極4 0、汲 極3 0以及體接觸1 0位於單一 SOI島6 0。必須將該閘極擴張 到包括增補區2 0，其係用以促使與閘極5 0下方之主體接觸 。由該體接觸至裝置中間，因爲該阱的導電性低之故，電 阻非常高。除此之外，該通道長度通常遠低於其寬度，因 此，平方數（即寬度對長度比）與總電阻非常高。可藉由一 額外互連層連接該擴張之閘極區2 0與該體接觸1 0，形成一 DTM0S裝置。該體接觸所需之擴張閘極區20不會提高電流 驅動，但是其會大幅提高總閘極電容。此等均被視爲性能 降低（通常> 2 0 % )，以及線路圖面積增加。此等不理想條件 之缺點如此嚴重，因此該DTM0S技術對SOI技術而言幾乎 沒有用處。 在SOI技術中，特別是因爲需要特殊線路圖以接觸該主體 之故，很難接觸該主體。此等線路圖通常會增加該裝置面 積，並藉由添加更多電容而降低其性能。鑑於前述，習慣 上使該SOI VLSI技術中所有電晶體的主體浮動，僅留下一 些電晶體與其主體接觸。但是，因爲浮動主體的電位起伏 之故，該主體會謗發許多電路中的不安定性，使該電路遲 延視其過去經歷而定。爲了確保該電路之原有作用，電晶 體設計者必須更保守。例如，該裝置之定限電壓必須更高 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------·裝--------訂---------§ (請先閱讀背面之注意事項再填寫本頁) 473914 A7 B7 五、發明說明（3) (請先閱讀背面之注意事項再填寫本頁) 以改善雜訊容限。有關浮動主體之所有上述因素均會影響 SOI電路之性能。因此，在例如目前用於SOI之DTMOS實例 中，該體接觸可以實質地改善該體交換。例如DTMOS係可 能以低至〇 · 2伏之電源操作一 CMOS電路，並仍達到可接受 性能的唯一技術。以相同供電電壓操作時，DTMOS之電力 消耗實質上小於習用CM0S電路之電力消耗。爲了使 DTMOS適當地操作，該主體電阻必須相當低，使該主體電 位跟隨該交換輸入。使該電阻降低數個數値等級的唯一方 法係將金屬置於該主體正下方，下文將有相當詳細的説明。 經濟部智慧財產局員工消費合作社印製 在 1997 年 Symposium on VLSI Technology Digest of Technical Papers第23-24頁所發表，而且命名爲“0.25 μιη W polycide dual gate and buried metal on diffusion layer (BMD) technology for DRAM embedded logic devices” 的文章 中，描述一種邏輯處理技術，其適用於整合在單一晶片之 高速、低電壓操作的邏輯與DRAM。爲了製造該埋置型 DRAM，有計劃地使用生長大顆粒多晶矽用之化學氧化物 形成作用，完成一種高度熱安定性W polycide雙閘極方法 。於1000°C退火10秒，然後於85(TC退火30分鐘，可以避 免橫向摻雜劑擴散與硼滲透過5毫微米厚閘極氧化物。該埋 入式金屬方法使用高能量植入金屬，諸如將Ti植入一層金 屬矽化物層，即TiSi2，以降低擴散阻力。然而，上述方法 並未提供第二層互連，而且未與該MOSFET主體接觸。此外 ，此種方法與SOI技術不相容。一 美國專利第 5,236,872 號 “Method of manufacturing a -6- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 473914 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（4 ) semiconductor device having a semiconductor body with a buried silicide layer ’’中亦描述相似途徑，其中藉由植入作用 在一半導體裝置中形成一埋入式矽化物薄層，其包括藉由 植入作用先形成一層非晶相層之步驟，然後藉由熱處理將 該層轉變成該埋入式矽化物層。如此可製得約1 〇毫微米厚 之埋入式矽化物薄層，而且形成之結構適於例如製造一種 金屬爲底質電晶體。如先前參考資料所述，此種方法與 S 01技術不相容。 在標題爲 “Buried metallic layers with silicon direct bonding” 之其他文章（發表於 The Proceedings of the Third International Symposium on Semiconductor Wafer Bonding: Physics and Applications (1995)第553-560 頁），其中描述一種 結合低電阻係數埋入式金屬矽化物層之介電絕緣矽基材的 製造方法。使用經濺鍍W或Ti之一的固相反應形成個別矽 化物。於形成該矽化物之前黏合，以避免應力與晶圓翹曲 問題。藉由先塗覆多晶矽且於黏合之前磨光，完成鎢層黏 合作用。於1000°C退火可強化該黏合，並且形成電阻係數 爲3 0歐姆/平方之WSi2。該WSi2層具有耐火性，可承受在 1000°C下處理6小時，而且電阻係數不會提高。以低能量劑 量將磷植入該η型活性晶圓可確使其與該WSi2歐姆接觸。藉 由黏合Ti層與矽或塗覆矽之經氧化基材可完成埋入式Tisi2 層。於80(TC RTA(迅速熱退火）1 0秒可以形成該Tisi2與該 黏合。該TiSi2的電阻係數爲1 8歐姆/平方。因爲於該RT A 中不均勻加熱之故，該經黏合晶圓顯示環繞該晶圓周圍的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 473914 A7 B7 五、發明說明（5 ) (請先閱讀背面之注意事項再填寫本頁) 空隙。該TiSi2層具有耐火性，但是其會與硼交互作用而降 低導電性。需要一個矽隔板以分開該Tisi2與該經氧化處理 晶圓。所述方法在任何裝置處理之前形成位於該矽下方之 金屬。佈線於晶圓一面之金屬與其他晶圓黏合。該其他晶 圓表面必須爲碎，但是並非氧化物。不過，並未指示該方 法是否可用以構成一 SOI電晶體並接觸該主體。 經濟部智慧財產局員工消費合作社印製 在其他刊物中，標題爲“SOI MOSFET with buried body strap by wafer bonding”（發表於 The IEEE Transactions of Electron Devices，Vol. 45, Νο·5，1998年5月，第 1084-91 頁）之 文章中描述一種具有在該SOI MOSFET内之埋入式氧化物的 裝置，其使得可以獲得更高性能。其考慮各種浮動體效應 ，包括扭折效應、汲極電流過渡，以及視輸出特徵而定之 經歷。如前述，因爲該SOI結構造成的限制，很難結合有效 接觸與該主體。可由該橫向體接觸具體化保持裝置對稱性 之候選方法。然而，高度橫向體電阻使該接觸僅在寬度狹 窄的裝置中有效。該SOI中之埋入式橫向體接觸由低電阻多 晶矽片條組成，其在該MOSFET主體下沿著該裝置寬度操作 。已製造結合此種埋入式主體片條且有效通道長度爲0.17 微米之MOSFET，其顯示出經改良破壞特徵。所述方法僅形 成埋入式多晶石夕，但是未形成該埋入式金屬。該埋入式多 晶石夕係於裝置處理之前藉由黏合作用形成。 在另一篇標題爲“Thin film quasi SOI power MOSFET fabricated by reversed silicon wafer direct bonding，，（發表於The IEEE Transactions of Electron Devices，Vol. 45, No. 1，1998年 _-8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 473914 A7 B7 五、發明說明（6 ) 1月，第105- 109頁）的文章中，描述一種準SOI功率 M0SFET，其係藉由直接黏合反向晶圓所製得。此種功率 M0SFET中，去除位於該通道與源極區下方之埋入式氧化物 ，角將該通道區直接連接於該源極體接觸電極，以降低該 寄生η-ρ-η型雙極電晶體之基極電阻。該準SOI功率 M0SFET抑制該寄生雙極作用，並顯示出一種低於習用SOI 功率M0SFET之ON電阻。該晶片水準之準SOI功率M0SFET 顯示其ON電阻爲86毫歐姆.平方毫米，而ON狀態破壞電 壓爲3 0伏。雖然該方法提出SOI CMOS裝置，但是沒有埋入 式金屬的參考資料。 美國專利第 5,332,913 號 “Buried interconnect structure for semiconductor devices”中，描述一種具有埋入式互連之密度 經改良半導體裝置。該埋入式互連與一個半導體基材上之 電裝置區電連接，如此其他結構可以直接覆於該埋入式互 連上，毋須與該互連的導電性部分電連接。該互連係由埋 入式導體與導電性部分組成。該導電性部分與該埋入式導 體電接合，形成一個電通道。首先，在第一區氧化物之氧 化部分上形成一個埋入式導體。然後，在該基材表面上生 長一層選擇性外延多晶矽。該選擇性外延多晶矽之非導電 性部分使得可以在該埋入式導體上形成其他結構，其與該 埋入式互連非電接觸。因此，藉由生長選擇性外延多晶矽 形成埋入式金屬。
美國專利第 5,702,957 號 IMethod of making buried metallization sturcture ”中描述一種IC結構，其在該主動IC -9 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -----------裝— (請先閱讀背面之注意事項再填寫本頁) 1T--------- 經濟部智慧財產局員工消費合作社印製 473914 經濟部智慧財產局員工消費合作社印製 A7 B7___ 五、發明說明（7 ) 裝置層正下方提供導電線路，以在一半導體基材内routing 。在該主動裝置正下方形成將介電區形成絕緣平面，將此 等埋入式導電線路彼此隔離，其與習用絕緣層上有矽（SOI) 結構相似。然而，在此平面中，該埋入式導電線路提供介 於各種主動裝置元件之間的路由，形成電路互連，諸如閘 極陣列之元件内連接。因此，該埋入式導電線路替代該主 動區上之金屬化/介電層堆疊物的部分路由。此處，於裝置 處理之前，將金屬高能量植入該基材内，形成該埋入式金 屬。 美國專利第 5,306,667號“Process for forming a novel buried interconnect structure for semiconductor devices” 中，描述一 種具有埋入式互連之密度經改良半導體裝置。該埋入式互 連結合藉由生長選擇性外延多晶矽所形成之高起源極/汲極 結構以及經矽化源極-汲極-閘極互連部分。首先，在第一 區氧化物之氧化部分上形成一埋入式導體。然後在該基材 表面上生長一層選擇性外延多晶矽。該外延多晶矽之經選 擇區係經氧化。沈積一層耐火金屬、退火並蚀刻，完成該 埋入式互連。因此，藉電生長選擇性外延多晶矽形成該埋 入式金屬。 美國專利第 5,260,233 號 “Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding” 中描述一種晶圓結構，其上適於形成半導體裝置，而且具 有一個埋入式互連結構，其用以互連根據預定互連圖型之 經選擇半導體裝置，以及該晶圓結構之製造方法。該晶圓 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) -----------AW ^--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 473914 A7 - B7 五、發明說明（8) 結構係由一個第一基材形成，其具有適於形成所需半導體 裝置之第一厚度。該第一基材另外包括：a)具有第二厚度 之導電性互連片，其係根據預定互連圖型在該第一基材底 表面上形成；b)具有第三厚度之第一絕緣片，其係在該第 一基材底表面且介於該導電性互連片之間形成；以及c)具 有第四厚度之互連片蓋，其係在該第一基材反面之互連片 表面上形成，其中該互連片蓋係由一種適於黏合晶圓之材 料形成’另外，其中第二厚度與第四厚度之總厚度等於第 三厚度。該結構另外包括第二基材，其上具有與該互連片 盖以及第一晶圓之第一絕緣片黏合的氧化物層。此處，於 裝置處理之前藉由黏合作用形成該埋入式金屬。 美國專利第 4,977,439 號 “Buried multilevel interconnect system”中，在一個可爲各種種類之半導體基材提供層間互 連的方法與裝置，包括在該基材中形成數個溝道，然後在 此等溝迢底邵形成導電性層。然後以一種氧化物填滿此等 溝道，在该基材上提供平坦表面。各層溝道具有交疊處， 其係由一種導電性材料之橋接層形成，該導電性材料之橋 接層係在下層溝道中之氧化物層上形成。蝕刻一個自該表 面經由氧化物層通到該溝道底部之開口，並以一個金屬塞 <滿S開口，形成垂直接觸。此處，該埋入式金屬係自該 上表面開始形成。此方法產生該埋入式金屬高度固定之限 制’此外，其無法置於該裝置下方。 美國專利第 4,778,775 號 “Buriexi interconnect for siHcon 〇n insulator structure，，中，提出在一製程中形成互連之經改良 • 11 - ^纸張尺度過用T _冢標準（CNS)A4規格（21G x 297公髮）—------- -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 7; 經濟部智慧財產局員工消費合作社印制衣 473914 A7 B7 發明說明（9) 處理，其中在一絕緣層上形成一層再結晶多晶矽層。再結 晶作用係透過數個在該絕緣層内形成之晶種窗發生。於沈 積該多晶矽層之前，在該基材中形成掺雜區。該多晶矽層 經由該絕緣層中之開口與該摻雜區至少一部分接觸。再結 晶作用係透過此窗口發生，而該摻雜區與一個在該再結晶 層中形成之半導體裝置的源極或汲極區電連接。於任何裝 置處理之前形成該埋入式金屬或經摻雜砂，並經由該晶種 窗口選擇性外延生長，形成該SOI材料。 本發明目的 因此，本發明目的係藉由在該結樣内結合一個埋入式金 屬體接觸，改善SOIMOSFET或一個DTMOS裝置之性能與密 度，以及縮小其體積。 其他目的係提出在該裝置主動區下方之額外互連層。 其他目的係使用SOI技術，消除所製得裝置中之主體浮動。 另外目的係將金屬置於該主動區正下方，製造立體積體 電路。 更特別的目的係製造一種具有埋入式體接觸之緻密且高 速橫向雙極裝置。 發明總論 本發明一實施樣態中，提出一種結構與一種方法，在習 用SOI CMOS製程中所製得之MOSFET裝豊正下方形成金屬 互連。一或多層互連經由該埋入式氧化物與該裝置下方之 矽絕緣層接觸。如此，可以接觸_到源極或汲極擴散區之底 部以及該MOSFET主體區。此外，其提出與MOSFET主體區 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 473914 A7 B7 五、發明說明（10) 底部之連接，其電阻非常低。 此種構造之優勢在於消除浮動體效應一該SOI技術中一個 重要擔憂來源。此外，該體接觸使得可能達到實質之省電 作用，其低於施加負體偏差之備用電源。更重要的是，可 將該閘極附裝於該主體上，形成一種DTMOS裝置。此種 DTMOS裝置中，在開啓狀態期間，該定限電壓降低，因而 改善該電流驅動。 本發明完全開發DTMOS技術之優點。除了提供SOI裝置用 之體接觸之外，該方法亦使多層金屬位於該裝置下，其可 視爲改善密度與性能。 本發明其他實施樣態，提出一種具有一個源極、一個没 極與一個閘極之SOI MOS，該SOI MOS裝置包括：一個位 於該源極與該汲極之間，並分隔此二者之主體區；以及一 個埋入式金屬介層，其位於該主體區正下方，並與該閘極 對齊，該埋入式金屬接觸該主體區，但是不會觸及該源極 或該没極。 本發明其他實施樣態中，提出一種具有一個源極、一個 汲極與一個閘極之動態定限MOS裝置，該定限MOS裝置包 括：位於該源極與該汲極間之主體區；以及位於該主體區 正下方並與該閘極對齊之埋入式金屬介層，該埋入式金屬 接觸該主體區，但是不會觸及該源極或該汲極，該埋入式 金屬傍著該閘極擴張，並接觸該閘極。 圖式簡述 一 雖然該説明以特別指出之申請專利範圍爲結論，而且明 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂·-------I — 經濟部智慧財產局員工消費合作社印製
經濟部智慧財產局員工消費合作社印製 五、發明說明（11) 顯地主張有關本發明之權項，但是由下列説明並參考附圖 ，可以更確定本發明之優點，該附圖中： 圖1顯示先前技藝具有體接觸之SOI裝置的線路圖示意俯 視圖； 圖2 a係根據本發明之埋入式金屬SOI DTMOS裝置的線路 圖TF意俯視圖； 圖2 b係根據本發明且具有埋入式金屬體接觸之SOI裝置的 線路圖TF意俯視圖； 圖3係該起始SOI CMOS晶圓之橫剖面圖，特別顯示該整 塊Si基材；該SOI MOSFET之埋入式氧化物（BOX)與主體； 圖4説明圖3所示之結構，有一個處理基材接附於彼； 圖5説明圖4之結構，其中該整塊Si已去除； 圖6顯示在該BOX層中開啓之介層； 圖7顯示以介層fill填滿上述介層； 圖8顯示數層位於該BOX層上之互連層，使之與該MOS裝 置末端接觸；以及 圖9顯示具有埋入式金屬基極接觸之SOI橫向雙極的線路 圖，其與圖2b所述具有埋入式金屬體接觸的SOI裝置相似。 發明詳述 首先描述將金屬置於一 SOI晶圓之主動裝置正下方的一般 性方法，然後描述對該S 01 MOSFET提供體接觸之方法。 最後，爲了形成一 DTM0S，接著描述如何將該閘極連接於 該主體上。 _ 一般性埋入式金屬體接觸方法 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -----------·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 五、 經濟部智慧財產局員工消費合作社印制衣 ^3914 發明說明（12)
’考圖2a ’其顯示根據本發明之埋入式金屬SOI DTMOS 裝置的線路圖示意俯視圖，該SOI DTMOS裝置具有附裝於 —個埋入式金屬接觸之閘極。爲求清楚起見，將該埋入式 至屬圖型顯示得比閘極圖型寬，不過該埋入式金屬較寬或 車父窄係視所選擇方法而定。該埋入式金屬中縮版與該閘極 圖型對齊。 於圖1先前技藝中先行描述之汲極3 0與源極4 0仍未改變 。、涊擴張閘極區2 〇 (圖1)被一個以縮小構造終止之閘極取 代。該源極與没極二者均置於第一 SOI島60上。董由該缘 ' ——~ - — — 幾該閘極與主體連鋼。在該該過路 閘極氧化物接觸中，去除該閘極氧化物，在該閘極以及與 该埋入式金屬8 0接觸之第二SOI島之間提供接觸，。亦如該 圖式所示，與習用M0SFET線路圖相較，該閘極_主^連接 不需要額外面積，所以防止存在不必要之另外閘極電容。 圖2b顯示的是描述根據本發明第二具體實例之體接觸 M0S裝置的示意俯視圖。與圖以不同的是，圖2b中，該閘 極與孩體接觸合併，提供一個分離閘極接觸5 〇與體接觸玉〇 ，使得可以獨立控制該主體電壓。必須注意的是圖2b所示 之結構不需要擴張之閘極區20，因此消除該擴張閘極帶入 之額外電容。更明白地説，圖2b所示之裝置佔據面積小於 圖1所示之先前技藝裝置。 參考圖3，其顯示根據本發明之s〇I CMOS裝置橫剖面， 特別是顯示整塊Si基材100、該！入式氧化物（Β〇χ)11〇與 該SOI M0SFET主體130。亦如圖所示，該過路閘極氧化物 -----------^^裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) -15-
五、 發明說明（13) 經濟部智慧財產局員工消費合作社印製 接觸70接合間極5〇與第二矽 颧臺々接立丨工上 此不思圖表不線B-B丨 = A，觀看時，顯示出接觸(例如， ))㈣極與没極連結到其他電路、裝置等(未顯示出來 參考圖4，其顯示-個附裝於圖3晶圓上面之處理晶圓請 。该處理物係切或玻璃製成爲佳，其具有適於機械性處 理 < 厚度（例如8时日$圓，其厚度在〇 5平方毫米之譜）。該 處理物（形狀與該晶圓相同，而且其邊緣與該晶圓邊緣對 齊=。因爲後者埋人式金屬化製程之故，可能需要可承 又最问達300 C溫度之黏接材料。該處理基材可爲整塊、 SOI甚至玻璃材料。其僅作爲機械性支撑。 藉由化學及/或機械性碾磨處理回蚀該原有晶圓之整塊矽 ，直到該埋入式氧化物（B0X)露出爲止（詳見圖5)。此種回 蚀處理與黏合-回蚀sor製程所發展出之方法相似，但是目 則该化學蚀刻（通常爲K0H、氫氧化鉀溶液）容易於該埋入 式氧化物處停止。如此形成完全平坦而且清潔之氧化物表 面。此表面係高解析度平版印刷必要的，下文中將進一步 討論該高解析度平版印刷。因爲該機械性碾磨作用不會停 止在氧化物上，所以該化學蝕刻作用必須爲最後蝕刻步驟。 參考圖6，一種標準平版印刷處理打開一條供蝕刻用之介 層。該介層與原有晶圓之前面圖型對齊。因爲該埋入式氧 化物通常爲100-300毫微米之故，其呈透明狀態。因此，很 容易肉眼觀察對齊位於該原有晶_圓内之大部分結構，諸如 STI(淺溝道絕緣層）與閘極圖型。該介層呈鏡像以便適當對 -16 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 473914 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（14) 齊。然後使用任何蝕刻技術（諸如RIE)去除該開放區内之氧 化物。該蚀刻作用必須恰好在該氧化物-矽界面處停止。此 外’可以過蚀刻，惟其先決條件係該蝕刻作用不會到達該 源極、没極與問極區。 參考圖7 ’然後藉由適當栓塞材料填滿該介層開口，該材 料以金屬爲佳，例如鎢。若該開口夠寬，可以藉由單一金 屬鑲嵌製程形成金屬（鋁或銅）。爲了確保與該M〇s主體區 130良好接觸，作爲與該介層19〇間界面之内表面必須爲經 適當摻雜之金屬或矽。 參考圖8，以習用金屬沈積作用與蝕刻作用，在Β〇χ ιι〇 上形成多層金屬140(以Cu或A1爲佳）。此等金屬層提供介 於該埋入式金屬介層間之互連。 參考圖9，其顯示根據本發明其他實施態樣之s〇i橫向雙 極裝置的俯視圖。该結構與圖2 b所示之體接觸M〇s相似。 該主體區現在成爲該雙極裝置之基極，而該射極與集分別 爲孩MOS裝置的源極與汲極。該閘極最好保持浮動以節省 空間。或者，該閘極可連接於一個固定電壓，但是其回應 係線路圖面積增加。 ~ 由前述結構説明明顯看出數個優點： 主體升壓 將孫主體連接於同一電晶體之閘極，不如該主體可連接 於其他裝置之結點。視該輸出負載狀態而定，若情況需要 ，升高該主體電壓以提高電流驅爲。 高性能橫向雙極裝置 本紙張尺巾關家標準（CNS)A4規格（21G X 297 «^--------1Τ--------- (請先閱讀背面之注意事項再填寫本頁) -17- 經濟部智慧財產局員工消費合作社印製 473914 Α7 Β7 五、發明說明（15) 藉由充分體接觸，該裝置可當作雙極電晶體般操作。因 爲基極電阻與基極-集極電容低之故，該雙極電晶體之特徵 係其高速。因爲雙極電晶體係優於CMOS之類比應用裝置， 本發明可以完全整合高性能類比與數位電路。其對於例如 無線通訊之衝擊相當大。 一般體接觸 DTMOS僅爲一實例，其顯示該SOI技術中面積變小與低電 阻體接觸之益處。除此之外，以下列方式使該新穎體接觸 結構受益： A)消除該浮動體效應 藉由將該主體偏差及/或將該主體連接於該源極，可以消 除浮動主體之所有缺點。其進一步改善電路安定以及性能。 B )省電作用 可藉由對一個NFET裝置施加負體偏差，並對一個PFET施 加正體偏差，降低該備用電源。因爲添加該體接觸造成該 面積變大報應，所以此技術並非習用SOI技術之延伸。藉由 本發明，可以毫無問題地使用前述技術。因爲可以撇開與 定位於上方電晶體之連接不論’自由地接觸該主體_底部9 所以本發明方法在面積方面比Μ效咸技術更有效率。 .‘一--〆’ ^ 已呈現前述範例具體實例説明，以説明並描述本發明概 念的主要各點。然而，本發明並不受限於此等具體實例。 反之，在申請專利範圍與相等物範圍細節之中，而且在不 達背本發明精神之下，可以製得方種改變與修正。 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂---------^»9. (請先閱讀背面之注意事項再填寫本頁)
Claims (1)
- 473914 A8 B8 C8 D8 、申請專利範圍 1. 一種絕緣層上有矽（SOI)之MOS裝置，其具有一個源極 、一個汲極與一個閘極，該SOI MOS裝置包括： 一個主體區，其位於該源極與該汲極之間，並分開該 源極與該汲極；以及 一個位於該主體區正下方並與該閘極對齊之埋入式金 屬介層，該埋入式金屬接觸該主體區，但是不接觸該源 極與該汲極。 2. 如申請專利範圍第1項之SOI MOS裝置，其中該埋入式 金屬係具有一層埋入式金屬層之共平面埋入式金屬。 3. 如申請專利範圍第1項之SOI MOS裝置，其中位於該埋 入式金屬下方之互連連接該埋入式金屬與其他電路。 4. 一種動態定限MOS裝置，其具有一個源極、一個汲極與 一個閘極，該動態定限MOS裝置包括： 一個主體區，其位於該源極與該汲極之間；以及 一個位於該主體區正下方並與該閘極對齊之埋入式金 屬介層，該埋入式金屬介層接觸該主體區，但是不觸及 該源極與該汲極，該埋入式金屬傍著該閘極擴張而且接 觸該閘極。 5. 如申請專利範圍第4項之動態定限MOS裝置，其中該埋 入式金屬介層經由一個SOI島接觸該閘極，該S 01島與該 源極和該汲極隔離，該SOI島另外接觸該閘極。 6. 如申請專利範圍第5項之動態定限M0S裝置，其中該SOI 島之電阻比該主體區之電阻低_至少一級。 7. 如申請專利範圍第4項之動態定限M0S裝置，其中該埋 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線一 經濟部智慧財產局員工消費合作社印製 473914 0^888 ABCD 六、申請專利範圍 入式金屬介層經由一個裝填金屬之介層接觸該閘極。 (請先閱讀背面之注咅？事項再填寫本頁) 8. —種形成具有埋入式金屬體接觸之SOI MOS裝置的方法 ，該方法包括步驟： &出一 SOI基材’該SOI基材具有一層位於埋入式氧化 物層上之矽薄膜，該埋入式氧化物層係置於一整塊矽基 材上； 形成數個以絕緣材料彼此電性絕緣之SOI島； 沈積一絕緣體保角層，其覆蓋在該SOI島上； 在至少一個絕緣SOI島上形成一個問極； 在至少一個具有閘極之S0I島中形成一個源極與一個 汲極，使該主體區分開該源極與該汲極； 形成該汲極、源極與閘極之互連，並連結此等互連與 形成電路之元件； 以絕緣材料填滿介於該互連間之區域； 平坦化該絕緣材料之上表面； 將一個處理基材附裝於該平坦化表面； 去除該整塊矽基材，露出該埋入式氧化物層； 經濟部智慧財產局員工消費合作社印製 在邊埋入式氧化物層中打開至少一個窗口，該窗口與 該主體區對齊，但是不與該源極與該汲極重疊；以及 以金屬填滿該窗口，形成一個埋入式介層。 9·如申請專利範圍第8項之方法，其另外包括在該埋入式 介層下添加額外互連層之步驟。 10. —種形成具有埋入式金屬體接觸之8〇1動態定限M〇s裝 置的方法，該方法包括步驟： -20—- 本紙張尺度週相甲圈囤豕標準（CNS)A4規格（21〇 X 297公釐〉 473914 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 提出一 SOI基材，該SOI基材具有一層位於埋入式氧化 物層上之矽薄膜，該埋入式氧化物層係置於一整塊矽基 材上； 形成數個以絕緣材料彼此電性絕緣之SOI島； 沈積一絕緣體保角層，其覆蓋在該SOI島上； 在至少一個絕緣SOI島上形成一個閘極，並使該閘極 擴張超過該SOI島； 使該擴張之閘極接觸第二SOI島其中之一； 在至少一個具有閘極之SOI島中形成一個源極與一個 汲極，使該主體區分開該源極與該汲極； 形成該汲極、源極與閘極之互連，並連結此等互連與 形成電路之元件； 以絕緣材料填滿介於該互連間之區域； 平坦化填滿該絕緣材料之上表面； 將一個處理基材附裝於該平坦化表面； 去除孩整塊矽基材，露出該埋入式氧化物層； 在泫埋入式氧化物層中打開至少一個窗口，該窗口與 該主體區對齊，但是不與該源極與該汲極重疊該窗口擴 張孩SOI島，並經由第二S0I島與該閘極接觸；以及 以金屬填滿該窗口，形成一個埋入式介層。 11·如申請專利範圍第10項之方法，其另外包括在該埋入式 介層下添加額外互連層之步驟。 -21 - 本紙張尺錢財_ x 297公釐y ------------•裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁)
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