DE10224615A1 - Halbleiteranordnung und Verfahren zum Herstellen derselben - Google Patents

Halbleiteranordnung und Verfahren zum Herstellen derselben

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Abstract

Um eine Halbleiteranordnung (100), insbesondere S[ilicon]O[n]I[nsulator]-Anordnung, aufweisend DOLLAR A - mindestens eine aus dielektrischem Material gebildete Isolationsschicht (10), DOLLAR A - mindestens ein auf der Isolationsschicht (10) angeordnetes Siliziumsubstrat (20), DOLLAR A - mindestens ein dem Siliziumsubstrat (20) zugeordnetes Bauelement (30) mit mindestens einer niedrig dotierten Zone (34) sowie DOLLAR A - mindestens ein erster, zwischen der Isolationsschicht (10) und dem Bauelement (30), insbesondere zwischen der Isolationsschicht (10) und der niedrig dotierten Zone (34) des Bauelements (30), angeordneter, insbesondere planar ausgebildeter Metallisierungsbereich (40), DOLLAR A sowie ein Verfahren zum Herstellen mindestens einer Halbleiteranordnung (100) so weiterzubilden, dass ein störungsfreier Betrieb auch niedrig dotierter Bauteile (30), wie etwa von pnp-Transistoren, in einem auf den Isolator transferierten SOI-Prozess gewährleistet ist, wird vorgeschlagen, dass auf der von der Isolationsschicht (10) abgewandten Seite des Siliziumsubstrats (20) im Bereich des Bauelements (30), insbesondere im Bereich der niedrig dotierten Zone (34) des Bauelements (30), mindestens ein zweiter, insbesondere planar ausgebildeter Metallisierungsbereich (42) angeordnet ist.

Description

  • Die vorliegende Erfindung betrifft allgemein das Gebiet der Halbleitertechnologie, insbesondere in Verbindung mit sogenanntem S[ilicon]O[n]I[nsulator]-Material.
  • Im speziellen betrifft die vorliegende Erfindung eine Halbleiteranordnung gemäß dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zum Herstellen mindestens einer Halbleiteranordnung gemäß dem Oberbegriff des Anspruchs 7.
  • Beim Einsatz von Bauelementen mit niedrig dotierten Zonen, wie zum Beispiel beim Einsatz von bipolaren pnp-Transistoren mit n-dotiertem Gebiet, ist dafür Sorge zu tragen, dass im Hinblick auf das Potential dieses niedrig dotierten Gebiets keine Potentialdifferenz auftritt, die größer als die Schwellspannung ist, bei der das niedrig dotierte Gebiet den Leitfähigkeitstyp ändert (= Vorgang der sogenannten Inversion). Oberhalb dieser Schwellspannung bildet sich ein leitfähiger Kanal, im Beispiel ein p- Kanal in der Basis des bipolaren pnp-Transistors, der die beiden hoch dotierten Gebiete, im Beispiel den Emitter und den Kollektor des bipolaren pnp-Transistors, miteinander kurzschließt und zur Fehlfunktion des Bauteils führt.
  • Bei herkömmlicher Bauweise (= sogenannte Bulk-Silizium-Technologie) derartiger Bauelemente in Silizium wird eine derartige Fehlfunktion dadurch verhindert, dass über dem Bauteil mit niedrig dotiertem Gebiet eine Feldplatte angeordnet wird, die ein entsprechendes Potential gegenüber diesem Gebiet aufweist. Zumeist werden die Verdrahtungsebenen des Bauelements selbst zum Festlegen der Potentialverhältnisse genutzt. Die auftretenden Potentialdifferenzen (→ Spannungen) sind dann stets kleiner als die Schwellspannung, bei der sich ein leitfähiger Kanal ausbildet.
  • In diesem Zusammenhang kann etwa die Druckschrift US 6 190 948 B1 genannt werden, in der eine Halbleiteranordnung mit pnp-Transistor, mit Oxidschicht, mit einer ersten Feldplatte und mit einer weiteren Feldplatte offenbart ist; zum diesbezüglichen technologischen Hintergrund sei ergänzend auch auf die Druckschriften US 5 420 457, US 5 440 161, US 5 731 627, US S 973 341 und US 6 118 154 hingewiesen.
  • Nun ist zu berücksichtigen, dass in letzter Zeit auf dem Gebiet der Halbleitertechnologie in verstärktem Maße sogenannte S[ilicon]O[n]I[nsulator]-Prozesse zum Einsatz gelangen (vgl. zu diesem technischen Gebiet exemplarisch die Druckschrift DE 197 55 135 C1); bei einem derartigen, auf einen Isolator transferierten SOI-Prozess ist das leitende Siliziumsubstrat durch einen Isolator ersetzt. Hierbei vermindert die SOI- Technologie Effekte, die durch interne parasitäre Kapazitäten und Transistoren im Silizium entstehen; solche unerwünschten Effekte erschweren das weitere Miniaturisieren von integrierten Schaltungen.
  • Grundsätzlich ist die SOI-Prozesstechnik eine Methode, um Millionen winziger Transistoren auf einem Computerchip zu isolieren und damit eine effizientere Energieverwertung zu erreichen. Durch Reduzieren der Energieverluste lassen sich signifikant höhere Rechenleistungen, etwa bei High-End-Computern, erzielen. SOI nutzt dabei eine vergrabene Oxidschicht für die vollständige dielektrische Isolation jedes einzelnen Bauelements einer integrierten Schaltung.
  • Jedoch ist zu bedenken, dass bei Einsatz der SOI-Technologie die Potentialverhältnisse auf einer Seite des Bauelements undefiniert sind, denn der übliche, eingangs beschriebene Einsatz von Verdrahtungsebenen verhindert die Ausbildung eines leitfähigen Kanals lediglich auf einer Seite des Bauelements. Dementsprechend sind etwa beim Erproben eines auf einen Isolator transferierten SOI-Prozesses durch elektrostatische Aufladung der Kunststoffverpackung zu testender Bauteile ausgelöste Fehlfunktionen lateraler pnp- Transistoren beobachtbar.
  • Ausgehend von den vorstehend dargelegten Nachteilen und Unzulänglichkeiten sowie unter Würdigung des umrissenen Standes der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleiteranordnung der eingangs genannten Art sowie ein Verfahren der eingangs genannten Art so weiterzubilden, dass ein störungsfreier Betrieb auch niedrig dotierter Bauteile, wie etwa von pnp-Transistoren, in einem auf einen Isolator transferierten SOI-Prozess gewährleistet ist.
  • Diese Aufgabe wird durch eine Halbleiteranordnung mit den im Anspruch 1 angegebenen Merkmalen sowie durch ein Verfahren mit den im Anspruch 7 angegebenen Merkmalen gelöst. Vorteilhafte Ausgestaltungen und zweckmäßige Weiterbildungen der vorliegenden Erfindung sind in den jeweiligen Unteransprüchen gekennzeichnet.
  • Die Lehre der vorliegenden Erfindung beruht mithin auf dem Einführen mindestens einer neuen, zusätzlichen Metallisierungsebene, beispielsweise in Form mindestens einer Feldplatte, nach dem Transfer des SOI-Prozesses auf den Isolator. Diese Feldplatte in der zusätzlichen Metallisierungsebene kann in zweckmäßiger Weise als Verdrahtungsebene des Bauelements selbst genutzt werden und ermöglicht das Festlegen der Potentialverhältnisse auf beiden Seiten des Bauteils und damit eine fehlerfreie Funktion des Bauteils sowie der hierauf bezogenen integrierten Schaltung (= IC = integrated circuit).
  • Der Fachmann auf diesem technischen Gebiet wird in bezug auf die vorliegende Erfindung insbesondere zu schätzen wissen, dass die nach dem Transfer des SOI- Prozesses auf die Isolatorschicht angebrachte Metallisierung in vorteilhafter Weise als zusätzliche oder zweite Elektrode zur beidseitigen elektrischen Schirmung des mindestens einen niedrig dotierten Bauteils genutzt werden kann. Hierdurch ist ein störungsfreier Betrieb auch der niedrig dotierten Bauteile, insbesondere von vertikalen Transistoren mit pn-Übergängen bzw. mit np-Übergängen, im auf den Isolator transferierten SOI-Prozess gewährleistet.
  • Dementsprechend betrifft die vorliegende Erfindung schließlich die Verwendung mindestens eines ersten, insbesondere planar ausgebildeten Metallisierungsbereichs (= "erste Feldplatte") sowie mindestens eines zweiten, insbesondere planar ausgebildeten Metallisierungsbereichs (= "zweite Feldplatte") zum beidseitigen elektrischen Abschirmen mindestens eines dem Siliziumsubstrat einer S[ilicon]O[n]I[nsulator]- Anordnung gemäß der vorstehend dargelegten Art zugeordneten Bauelements, insbesondere zum beidseitigen elektrischen Abschirmen mindestens einer niedrig dotierten Zone des Bauelements.
  • Mithin wird in vorteilhafter sowie zuverlässiger Weise sowohl durch die Halbleiteranordnung gemäß der vorliegenden Erfindung als auch durch das Verfahren zum Herstellen mindestens einer Halbleiteranordnung gemäß der vorliegenden Erfindung als auch durch die Verwendung gemäß der vorliegenden Erfindung die durch elektrische Felder und/oder durch elektrostatische Aufladung der isolierenden Kunststoffverpackung zu testender Bauteile ausgelöste Fehlfunktion lateraler Transistoren vermieden, bei denen
    • - mindestens ein vertikaler Übergang von einem niedrig dotierten Bereich zu einem hoch dotierten Bereich und/oder
    • - mindestens ein vertikaler Übergang von einem hoch dotierten Gebiet zu einem niedrig dotierten Gebiet
    auftritt.
  • Ein weiterer Vorzug der vorliegenden Erfindung ist darin zu sehen, dass es das Anordnen der zusätzlichen, das heißt zweiten Feldplatte (= auf der von der Isolationsschicht abgewandten Seite des Siliziumsubstrats im Bereich des Bauelements, insbesondere im Bereich der niedrig dotierten Zone des Bauelements, insbesondere planar ausgebildeter Metallisierungsbereich) ermöglicht, das elektrische Feld auf beiden Seiten des niedrig dotierten Bauteils zu definieren.
  • Dieses Definieren des elektrischen Felds ist insofern von erfindungswesentlicher Bedeutung, als - infolge des SOI-Einsatzes einer Isolationsschicht anstelle von Bulk- Silizium - die Schwellspannung auf der der vergrabenen Oxid(passivierungs)schicht zugewandten Seitenfläche der niedrig dotierten Zone des Bauelements gesteuert bzw. geregelt werden muss, um die Ausbildung eines leitfähigen, die beiden hoch dotierten Gebiete des Bauelements miteinander kurzschließenden Kanals und damit eine Fehlfunktion des Bauteils zu verhindern.
  • Die zusätzlich eingeführte (zweite) Feldplatte schützt also die niedrig dotierte(n) Zone(n) des Bauteils gegen undefinierte elektrische Felder, wie sie durch elektrostatische Aufladung einer einkapselnden Verpackung integrierter Schaltungen entstehen können.
  • Wie bereits voranstehend ausführlich erörtert, gibt es verschiedene Möglichkeiten, die Lehre der vorliegenden Erfindung in vorteilhafter Weise auszugestalten und weiterzubilden. Hierzu wird einerseits auf die den Ansprüchen 1 und 7 nachgeordneten Ansprüche verwiesen, andererseits werden weitere Ausgestaltungen, Merkmale und Vorteile der vorliegenden Erfindung nachstehend anhand des durch Fig. 1 veranschaulichten Ausführungsbeispiels näher erläutert.
  • Es zeigt:
  • Fig. 1 eine schematische Schnittansicht eines nach dem Verfahren gemäß der vorliegenden Erfindung hergestellten Ausführungsbeispiels einer Halbleiteranordnung gemäß der vorliegenden Erfindung.
  • Wie in Fig. 1 anhand eines Ausführungsbeispiels gezeigt ist, wird durch die vorliegende Erfindung eine Halbleiteranordnung in Form einer S[ilicon]O[n]I[nsulator]-Anordnung 100 hergestellt und realisiert, die unter anderem eine aus dielektrischem Material gebildete Isolationsschicht 10 sowie ein auf der Isolationsschicht 10 angeordnetes Siliziumsubstrat 20 aufweist.
  • Diesem Siliziumsubstrat 20 wird ein Bauelement in Form eines bipolaren pnp-Transistors 30 zugeordnet, der in seinem zentralen Bereich eine niedrig dotierte Zone in Form des n- dotierten Gebiets 34 und in seinen beiden lateralen Bereichen jeweils eine hoch dotierte Zone in Form des p-dotierten Gebiets 32 bzw. 36 aufweist. Wie aus der Darstellung gemäß Fig. 1 hervorgeht, wird das Siliziumsubstrat 20 mit dem Bauelement 30 mittels eines Befestigungsmittels in Form einer Klebstoffschicht 12 auf der Isolationsschicht 10 festgelegt.
  • Zwischen der Isolationsschicht 10 und dem n-dotierten Gebiet 34 des pnp-Transistors 30 wird ein planar ausgebildeter und als Verdrahtungsebene des pnp-Transistors 30 genutzter erster Metallisierungsbereich in Form einer ersten Feldplatte 40 ausgebildet; diese erste Feldplatte 40 wird in einer auf Oxid basierenden ersten Passivierungsschicht 22 eingebettet und stellt nicht nur eine dem pnp-Transistor 30 zugeordnete Elektrode dar, sondern schützt diesen pnp-Transistor 30 auch vor unerwünschten elektrostatischen Aufladungen und daraus resultierenden elektrischen Feldern, wie sie beispielsweise durch die Kunststoffverpackung derartiger Bauteile auftreten.
  • Um nun die Potentialverhältnisse nicht nur auf der in Fig. 1 unteren Seite des pnp- Transistors 30, sondern auch auf der in Fig. 1 oberen Seite des pnp-Transistors 30 definieren sowie festlegen zu können und damit eine fehlerfreie Funktion des pnp- Transistors 30 sowie der hierauf bezogenen integrierten Schaltung (= IC = integrated circuit) sicherzustellen, wird auf der von der Isolationsschicht 10 abgewandten Seite des Siliziumsubstrats 20 im Bereich des n-dotierten Gebiets 34 des pnp-Transistors 30 ein ebenfalls planar ausgebildeter zweiter Metallisierungsbereich in Form einer zweiten Feldplatte 42 angeordnet.
  • Das Anordnen dieser zusätzlichen, das heißt zweiten Feldplatte 42 ermöglicht es also, das elektrische Feld auf beiden Seiten des pnp-Transistors 30 zu definieren. Dieses Definieren des elektrischen Felds ist insofern von Bedeutung, als - infolge des SOI- Einsatzes der Isolationsschicht anstelle von Bulk-Silizium - die Schwellspannung auf der einer vergrabenen Oxid(passivierungs)schicht 26 zugewandten Seitenfläche des n- dotierten Gebiets 34 des pnp-Transistors 30 zu steuern bzw. zu regeln ist, um die Ausbildung eines leitfähigen, die beiden p-dotierten Gebiete 32, 36 des pnp-Transistors 30 miteinander kurzschließenden Kanals und damit eine Fehlfunktion des pnp- Transistors 30 zu verhindern.
  • Die zusätzlich eingeführte zweite Feldplatte 42 schützt also die niedrig dotierte n-Zone 34 des pnp-Transistors 30 gegen undefinierte elektrische Felder, wie sie durch elektrostatische Aufladung einer einkapselnden Verpackung integrierter Schaltungen entstehen können.
  • Wie der Darstellung in Fig. 1 des weiteren entnehmbar ist, wird zwischen dem pnp- Transistor 30 und dem zweiten Metallisierungsbereich 42 ( = zweite Feldplatte 42) die bereits vorstehend erwähnte vergrabene zweite Passivierungsschicht 26 angeordnet, wobei auf der der Isolationsschicht 10 zugewandten Seite des pnp-Transistors 30 eine Oxidschicht 24 an den pnp-Transistor 30 bzw. an die vergrabene zweite Passivierungsschicht 26 angrenzt; dies bedeutet, dass sich der erste Metallisierungsbereich in Form der ersten Feldplatte 40 zwischen der ersten Passivierungsschicht 22 und der Oxidschicht 24 befindet.
  • Zusammenfassend lässt sich also feststellen, dass die nach dem Transfer eines SOI-Prozesses auf einen Isolator angebrachte (zweite) Metallisierung 42 als zusätzliche (zweite) Elektrode zur beidseitigen elektr(ostat)ischen Schirmung des partiell niedrig dotierten Bauelements 30 nutzbar ist. BEZUGSZEICHENLISTE 100 Halbleiteranordnung, insbesondere S[ilicon]O[n]I[nsulator]-Anordnung
    10 Isolationsschicht
    12 Befestigungsmittel, insbesondere Klebstoffschicht
    20 Siliziumsubstrat
    22 erste Passivierungsschicht
    24 Oxidschicht
    26 zweite, insbesondere vergrabene Passivierungsschicht
    30 Bauelement, insbesondere pnp-Transistor
    32 erste hoch dotierte Zone, insbesondere erstes p-dotiertes Gebiet, des Bauelements 30
    34 niedrig dotierte Zone, insbesondere n-dotiertes Gebiet, des Bauelements 30
    36 zweite hoch dotierte Zone, insbesondere zweites p-dotiertes Gebiet, des Bauelements 30
    40 erster Metallisierungsbereich, insbesondere erste Feldplatte
    42 zweiter Metallisierungsbereich, insbesondere zweite Feldplatte

Claims (10)

1. Halbleiteranordnung (100), insbesondere S[ilicon]O[n]I[nsulator]-Anordnung, aufweisend
- mindestens eine aus dielektrischem Material gebildete Isolationsschicht (10),
- mindestens ein auf der Isolationsschicht (10) angeordnetes Siliziumsubstrat (20),
- mindestens ein dem Siliziumsubstrat (20) zugeordnetes Bauelement (30) mit mindestens einer niedrig dotierten Zone (34) sowie
- mindestens ein erster, zwischen der Isolationsschicht (10) und dem Bauelement (30), insbesondere zwischen der Isolationsschicht (10) und der niedrig dotierten Zone (34) des Bauelements (30), angeordneter, insbesondere planar ausgebildeter Metallisierungsbereich (40),
dadurch gekennzeichnet,
dass auf der von der Isolationsschicht (10) abgewandten Seite des Siliziumsubstrats (20) im Bereich des Bauelements (30), insbesondere im Bereich der niedrig dotierten Zone (34) des Bauelements (30), mindestens ein zweiter, insbesondere planar ausgebildeter Metallisierungsbereich (42) angeordnet ist.
2. Halbleiteranordnung gemäß Anspruch 1, dadurch gekennzeichnet, dass das Siliziumsubstrat (20) mit dem Bauelement (30) mittels mindestens eines Befestigungsmittels (12), insbesondere mittels mindestens einer Klebstoffschicht, auf der Isolationsschicht (10) festgelegt ist.
3. Halbleiteranordnung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet,
- dass das Bauelement (30) durch mindestens einen insbesondere bipolaren pnp- Transistor gebildet ist und
- dass die niedrig dotierte Zone (34) des Bauelements (30) durch das n-dotierte Gebiet des pnp-Transistors gebildet ist.
4. Halbleiteranordnung gemäß mindestens einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der erste Metallisierungsbereich (40) in mindestens einer ersten Passivierungsschicht (22), insbesondere auf Oxidbasis, eingebettet ist.
5. Halbleiteranordnung gemäß mindestens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass auf der der Isolationsschicht (10) zugewandten Seite des Bauelements (30) mindestens eine Oxidschicht (24) an das Bauelement (30) und/oder an die erste Passivierungsschicht (22) angrenzt.
6. Halbleiteranordnung gemäß mindestens einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass zwischen dem Bauelement (30) und dem zweiten Metallisierungsbereich (42) mindestens eine zweite, insbesondere vergrabene Passivierungsschicht (26), insbesondere auf Oxidbasis, angeordnet ist.
7. Verfahren zum Herstellen mindestens einer Halbleiteranordnung (100) insbesondere gemäß mindestens einem der Ansprüche 1 bis 6,
- wobei auf mindestens eine aus dielektrischem Material gebildete Isolationsschicht (10) mindestens ein Siliziumsubstrat (20) aufgebracht, insbesondere aufgeklebt, wird,
- wobei dem Siliziumsubstrat (20) mindestens ein Bauelement (30) mit mindestens einer niedrig dotierten Zone (34) zugeordnet wird und
- wobei zwischen der Isolationsschicht (10) und dem Bauelement (30), insbesondere zwischen der Isolationsschicht (10) und der niedrig dotierten Zone (34) des Bauelements (30), mindestens ein erster, insbesondere planar ausgebildeter Metallisierungsbereich (40) angeordnet wird,
dadurch gekennzeichnet,
dass auf der von der Isolationsschicht (10) abgewandten Seite des Siliziumsubstrats (20) im Bereich des Bauelements (30), insbesondere im Bereich der niedrig dotierten Zone (34) des Bauelements (30), mindestens ein zweiter, insbesondere planar ausgebildeter Metallisierungsbereich (42) aufgebracht wird.
8. Verfahren gemäß Anspruch 7, dadurch gekennzeichnet, dass der erste Metallisierungsbereich (40) in mindestens einer ersten Passivierungsschicht (22), insbesondere auf Oxidbasis, eingebettet wird.
9. Verfahren gemäß Anspruch 7 oder 8, dadurch gekennzeichnet, dass zwischen dem Bauelement (30) und dem zweiten Metallisierungsbereich (42) mindestens eine zweite, insbesondere vergrabene Passivierungsschicht (26), insbesondere auf Oxidbasis, angeordnet wird.
10. Verwendung mindestens eines ersten, insbesondere planar ausgebildeten Metallisierungsbereichs (40) sowie mindestens eines zweiten, insbesondere planar ausgebildeten Metallisierungsbereichs (42) zum beidseitigen elektrischen Abschirmen mindestens eines dem Siliziumsubstrat (20) einer S[ilicon]O[n]I[nsulator]-Anordnung (100) gemäß mindestens einem der Ansprüche 1 bis 6 zugeordneten Bauelements (30), insbesondere zum beidseitigen elektrischen Abschirmen mindestens einer niedrig dotierten Zone (34) des Bauelements (30).
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