CN100437984C - 半导体器件及其制造方法 - Google Patents
半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN100437984C CN100437984C CNB038129159A CN03812915A CN100437984C CN 100437984 C CN100437984 C CN 100437984C CN B038129159 A CNB038129159 A CN B038129159A CN 03812915 A CN03812915 A CN 03812915A CN 100437984 C CN100437984 C CN 100437984C
- Authority
- CN
- China
- Prior art keywords
- insulating barrier
- silicon substrate
- semiconductor device
- district
- passivation layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000012212 insulator Substances 0.000 claims abstract description 14
- 230000008569 process Effects 0.000 claims abstract description 3
- 230000004888 barrier function Effects 0.000 claims description 30
- 238000002161 passivation Methods 0.000 claims description 20
- 150000003376 silicon Chemical class 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000001465 metallisation Methods 0.000 abstract description 3
- 239000003989 dielectric material Substances 0.000 abstract 1
- 230000005684 electric field Effects 0.000 description 10
- 230000003068 static effect Effects 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000013404 process transfer Methods 0.000 description 3
- 229920003002 synthetic resin Polymers 0.000 description 3
- 239000000057 synthetic resin Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
为改进半导体器件(100)，特别是SOI器件，应包括：至少一个由电介质材料做的绝缘层(10)；至少一个安置在该绝缘层(10)上的硅衬底(20)；至少一个集成在该硅衬底(20)内的元件(30)，此元件至少有一个轻掺杂区(34)；以及至少一个第一、特别是平面的金属化区(40)，它安置在绝缘层(10)和元件(30)之间，特别是绝缘层(10)和元件(30)的轻掺杂区(34)之间；本发明提供制造至少一个半导体器件(100)的方法，它保证轻掺杂元件(30)，如pnp晶体管，在SOI工艺转移到绝缘体后无故障地运行；建议在元件(30)的区域，特别是元件轻掺杂区(34)，背离绝缘层(10)的硅衬底(20)那面安排至少一个第二、特别是平面的金属化区(42)。
Description
技术领域
本发明总的说与半导体技术领域有关，具体而言是与所谓的绝缘体上硅(SOI)材料有关。
本发明具体与一种绝缘体上硅器件形式的半导体器件及其制造方法有关。
背景技术
如果采用具有轻掺杂区的元件(如带n-掺杂区的双极pnp晶体管的情况)，必须注意这个轻掺杂区的电位，不让电位差超过阈值电压并引起此轻掺杂区的导电类型产生变化(即所谓的逆转过程)。超过这个阈值电压将形成一个导电沟道(在此例中是一个在双极pnp晶体管基极内的P-型沟道)，它使两个高掺杂区(在此例中为双极pnp晶体管的发射极和集电极)相互短路，并造成该元件失效。
对于这类在硅中的元件的传统结构的情况(所谓的体硅技术)，这种失效不会发生，因为在带轻掺杂区的元件上面设置了一块场板，所述场板的电位对应于该区的电位。在大多数场合下，元件本身的引线层被用来建立电位比。因此，所产生的电位差(电压)总是小于形成导电沟道的阈值电压。
在这方面可以参考例如US 6190948B1，其中描述了一种半导体器件，它包含一个pnp晶体管、一个氧化物层、一个第一场板和另一个场板；至于与之相关的技术基础，可进一步参考以下文件：US5420457、US 5440161、US 5731627、US 5973341和US 6118154。
应注意到现时半导体技术领域中越来越多地用到SOI工艺(有关此领域可参考例如DE 19755135C1)；在这种转移到绝缘体的SOI工艺中，用一个绝缘体代替导电硅衬底。所述SOI技术减小了由内部寄生电容和硅中晶体管带来的影响；这类不希望的影响将阻碍集成电路的进一步小型化。
这种SOI工艺技术基本上是一种将计算机芯片上成百万个小晶体管绝缘的方法，以便使能量得到更有效的利用，能量损失的下降使得高端计算机等的计算能力得到极大的提高。SOI采用一个埋入式氧化物层使集成电路每一个元件达到完全的电介质隔离。
不过，必须考虑到在应用SOI技术时，在元件一面的电位比是不确定的，因为采用现有技术中通常采用的引线层只阻止在元件的一面形成导电沟道。因而，在对转移至绝缘体的SOI工艺进行测试时，可以看到有横向pnp晶体管的误动作，这是由被测试元件的合成树脂封装的静电放电引发的。
发明内容
根据上面所述的缺点和不足及对技术现状的评估，本发明的一个目的是改进现有技术的半导体器件及现有技术的方法，使得转移到绝缘体上的SOI工艺能确保象pnp晶体管这样的轻掺杂元件也能无故障地工作。
这个目的是通过如下的半导体器件和如下的方法来实现的。
根据本发明的半导体器件包括：至少一个由电介质材料制成的绝缘层；至少一个安置在该绝缘层上的硅衬底，其具有一埋入式钝化层；至少一个集成在该硅衬底内的元件，此元件至少有一个轻掺杂区，并且是一横向晶体管；及至少一个第一平面金属化区，它安置在绝缘层和元件之间，和至少一个第二平面金属化区，它在背离绝缘层的硅衬底那面安置在所述衬底的埋入式钝化层上，处于该元件的区域中，其特征在于：一第一场板被限定在绝缘层和元件的轻掺杂区之间区域中的第一平面金属化区中，并且一第二场板被限定在元件的轻掺杂区区域中的第二平面金属化区中。
根据本发明的制造至少一个半导体器件的方法包括：将至少一个具有至少一个轻掺杂区的元件集成在硅衬底内，所述硅衬底具有一埋入式钝化层；利用粘接方法在该硅衬底上提供至少一个用电介质材料做的绝缘层，以将绝缘体上硅工艺转移到绝缘层上；将至少一个第一平面金属化区安置在绝缘层和元件之间；和将至少一个第二平面金属化区在背离绝缘层的硅衬底那面安置在所述衬底的埋入式钝化层上，处于该元件的区域中，其特征在于：所述元件是一横向晶体管，在绝缘层和元件的轻掺杂区之间区域中的第一平面金属化区中限定一第一场板，并且在元件的轻掺杂区区域中的第二平面金属化区中限定一第二场板。
因此本发明的理论依据是基于在SOI工艺转移到绝缘体上之后引进至少一个新的附加金属化层(例如以至少一个场板的形式)。这个在附加金属化层内的场板可以被适当地用作元件本身的引线层，并在元件两面上建立起电位比，因而使元件和相关的集成电路能无故障地运行。
至于本发明，本领域技术人员将能具体了解到，在SOI工艺转移到绝缘体层之后所实施的金属化可以被有利地用作一个额外的或第二个电极，以在两侧电屏蔽至少一个轻掺杂元件。由此可保证在转移至绝缘体的SOI工艺中轻掺杂元件，尤其是pn结或np结垂直晶体管，能无故障地运行。
因而，本发明最终涉及到采用至少一个第一(特别是平面的)金属化区(即“第一场板”)，以及至少一个第二(特别是平面的)金属化区(即“第二场板”)，以在两侧电屏蔽至少一个集成在此处所述类型SOI器件的硅衬底内的元件，尤其是在两侧电屏蔽该元件的至少一个轻掺杂区。
因此，按照本发明的半导体器件和按本发明制造至少一个半导体器件的方法，以及按本发明的应用，可有利而可靠地排除被测元件的绝缘合成树脂封装的电场和/或静电放电所引发的误动作，在所述横向晶体管中：
有至少发生一个从轻掺杂区至高掺杂区的垂直过渡；和/或
有至少发生一个从高掺杂区至轻掺杂区的垂直过渡。
本发明的另一个优点是安排了一个附加的场板，即第二场板(在背离绝缘层的硅衬底的面上，处于该元件的区域，尤其中元件的轻掺杂区，特别是平面金属化区)这使电场能在轻掺杂区的两侧被限定。
电场的限定对本发明极为重要，由于SOI是加在绝缘层而不是体硅上，面对埋入氧化物(钝化)层的元件轻掺杂区侧面上的阈值电压必须受到控制，以防止导电沟道的形成(此导电沟道将使该元件两个高掺杂区相互短路)，从而防止元件误动作。
因此，额外引入的(第二)场板将元件的高掺杂区与未限定的电场(可能是由集成电路密封包装的静电放电引起的)屏蔽开。
附图说明
如上面详细讨论的那样，可以按各种方式方便地实施并改进本发明的内容。为此，一方面参考本发明的优选实施例，另一方面参照图1所示的例子更详细地描述本发明的其它实施例、特征和优点。
在附图中：
图1是按本发明一种方法制造的本发明一种半导体器件实施例的示意剖视图。
具体实施方式
如图1的实施例所示，本发明提供一种SOI器件100形式的半导体器件，它包含一个由电介质材料做的绝缘层10和安置在该绝缘层10上的硅衬底20。一个双极pnp晶体管30形式的元件集成在此硅衬底20内，该元件在其中心区内有一个轻掺杂区(形式为n-掺杂区34)，同时在两个横向区的每一个内有一个高掺杂区(形式分别为P-掺杂区32和36)。如图1所示，包含元件30的硅衬底20通过一种固定媒质(形式为一种粘接剂层12)固定在绝缘层10上。
在pnp晶体管30的绝缘体10和n-掺杂区34之间，形成一个平面形第一金属化区(形式为第一场板40)，用作此pnp晶体管30的引线层；这个第一场板40埋在一个以氧化物为基础的第一钝化层22内，它不仅构成一个与此pnp晶体管30相关的电极，而且还用来使此pnp晶体管30与静电放电及由此产生的电场屏蔽开，这些静电放电和电场是通过这类元件的合成树脂封装材料而产生的。
为了不仅能在图1所示pnp晶体管30的下面，而且也在图1所示pnp晶体管的上面限定和建立电位比，以确保该pnp晶体管30及相关的集成电路(IC)无故障地运行，在该pnp晶体管30的n-掺杂区34内背离绝缘层10的硅衬底20那面也安置一个平面的、第二金属化区(以第二场板42的形式)。
因此，该附加的场板，即第二场板42，使得能在pnp晶体管30两面限定电场。这种对电场的限定很重要，因为SOI应用于绝缘层而不是体硅上，使面对埋入氧化物(钝化)层26的pnp晶体管30的n-掺杂区34侧面上的阈值电压能够被控制，以防止导电沟道的形成(此导电沟道使pnp晶体管30的两个P-掺杂区32，36相互短路)，从而防止该pnp晶体管30产生误动作。
因此，这个附加的第二场板42将pnp晶体管30轻掺杂的n区34与未受限定的电场相屏蔽，此电场可能由集成电路密封包装的静电放电引起。
在图1中也显示出，上述埋入的第二钝化层26是安置在pnp晶体管30和第二金属化区42(即第二场板42)之间，而且在面对绝缘层10的pnp晶体管30那面，有一个氧化物层24邻接pnp晶体管30和埋入式第二钝化层26；这意味着以第一场板40形式的第一金属化区处在第一钝化层22和氧化物层24之间。
总的来说，在SOI工艺转移到绝缘体之后提供的(第二)金属化区42可用作一个附加的(第二)电极，在两面，将部分地电气/静电地屏蔽轻掺杂元件30。
附图中参考数字一览表
100半导体器件，特别是SOI(在绝缘体上硅)器件
10绝缘层
12固定装置，特别是粘接剂层
20硅衬底
22第一钝化层
24氧化物层
26第二(特别是埋入)钝化层
30元件，特别是pnp晶体管
32元件30的第一高掺杂区(特别是第一P-掺杂区)
34元件30的轻掺杂区(特别是第一n-掺杂区)
36元件30的第二高掺杂区(特别是第二P-掺杂区)
40第一金属化区(特别是第一场板)
42第二金属化区(特别是第二场板)
Claims (7)
1.一种半导体器件(100)，包括：
-至少一个由电介质材料制成的绝缘层(10)；
-至少一个安置在该绝缘层(10)上的硅衬底(20)，其具有一埋入式钝化层(26)；
-至少一个集成在该硅衬底(20)内的元件(30)，此元件至少有一个轻掺杂区(34)，并且是一横向晶体管；及
-至少一个第一平面金属化区(40)，它安置在绝缘层(10)和元件(30)之间，和
-至少一个第二平面金属化区(42)，它在背离绝缘层(10)的硅衬底(20)那面安置在所述衬底(20)的埋入式钝化层(26)上，处于该元件(30)的区域中，
其特征在于：一第一场板被限定在绝缘层(10)和元件(30)的轻掺杂区(34)之间区域中的第一平面金属化区中，并且一第二场板被限定在元件的轻掺杂区(34)区域中的第二平面金属化区中。
2.如权利要求1所述的半导体器件，其特征在于：所述埋入式钝化层(26)是以氧化物为基础的埋入式钝化层(26)。
3.如权利要求1所述的半导体器件，其特征在于：所述横向晶体管是一双极的pnp晶体管，它的轻掺杂区(34)是由pnp晶体管的n-掺杂区形成的。
4.如权利要求3所述的半导体器件，其特征在于：所述pnp晶体管是集成电路的一部分。
5.如权利要求1所述的半导体器件，其特征在于：包含元件(30)的硅衬底(20)通过至少一种粘接剂层(12)，固定在绝缘层(10)上。
6.一种制造至少一个半导体器件(100)的方法，其中：
-将至少一个具有至少一个轻掺杂区(34)的元件(30)集成在硅衬底(20)内，所述硅衬底具有一埋入式钝化层(26)；
-利用粘接方法在该硅衬底上提供至少一个用电介质材料做的绝缘层(10)，以将绝缘体上硅工艺转移到绝缘层(10)上；
-将至少一个第一平面金属化区(40)安置在绝缘层(10)和元件(30)之间；和
-将至少一个第二平面金属化区(42)在背离绝缘层(10)的硅衬底(20)那面安置在所述衬底(20)的埋入式钝化层(26)上，处于该元件(30)的区域中，
其特征在于：所述元件(30)是一横向晶体管，在绝缘层(10)和元件(30)的轻掺杂区(34)之间区域中的第一平面金属化区中限定一第一场板，并且在元件的轻掺杂区(34)区域中的第二平面金属化区中限定一第二场板。
7.如权利要求6所述的方法，其特征在于：所述埋入式钝化层(26)是以氧化物为基础的埋入式钝化层(26)。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10224615A DE10224615A1 (de) | 2002-06-04 | 2002-06-04 | Halbleiteranordnung und Verfahren zum Herstellen derselben |
| DE10224615.7 | 2002-06-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1659697A CN1659697A (zh) | 2005-08-24 |
| CN100437984C true CN100437984C (zh) | 2008-11-26 |
Family
ID=29557497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB038129159A Expired - Fee Related CN100437984C (zh) | 2002-06-04 | 2003-06-02 | 半导体器件及其制造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7332778B2 (zh) |
| EP (1) | EP1514305A2 (zh) |
| JP (1) | JP2005528798A (zh) |
| CN (1) | CN100437984C (zh) |
| AU (1) | AU2003242872A1 (zh) |
| DE (1) | DE10224615A1 (zh) |
| WO (1) | WO2003103041A2 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI248681B (en) * | 2004-03-29 | 2006-02-01 | Imec Inter Uni Micro Electr | Method for fabricating self-aligned source and drain contacts in a double gate FET with controlled manufacturing of a thin Si or non-Si channel |
| KR101127574B1 (ko) * | 2009-04-06 | 2012-03-23 | 삼성모바일디스플레이주식회사 | 액티브 매트릭스 기판의 제조방법 및 유기 발광 표시장치의 제조방법 |
| US8299561B2 (en) | 2010-04-21 | 2012-10-30 | International Business Machines Corporation | Shielding for high-voltage semiconductor-on-insulator devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2110470A (en) * | 1981-11-27 | 1983-06-15 | Hughes Aircraft Co | Polycrystalline semiconductor resistor |
| JPH108005A (ja) * | 1996-06-25 | 1998-01-13 | Sony Corp | 異方性導電接着剤 |
| JP2001230423A (ja) * | 2000-01-12 | 2001-08-24 | Internatl Business Mach Corp <Ibm> | Ｓｏｉｍｏｓｆｅｔデバイスおよびその形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812353A (ja) * | 1981-07-15 | 1983-01-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5198379A (en) * | 1990-04-27 | 1993-03-30 | Sharp Kabushiki Kaisha | Method of making a MOS thin film transistor with self-aligned asymmetrical structure |
| KR100294026B1 (ko) * | 1993-06-24 | 2001-09-17 | 야마자끼 순페이 | 전기광학장치 |
| JPH0738005A (ja) * | 1993-07-21 | 1995-02-07 | Sony Corp | 半導体装置およびその製造方法 |
| US6331473B1 (en) * | 1998-12-29 | 2001-12-18 | Seiko Epson Corporation | SOI substrate, method for making the same, semiconductive device and liquid crystal panel using the same |
-
2002
- 2002-06-04 DE DE10224615A patent/DE10224615A1/de not_active Withdrawn
-
2003
- 2003-06-02 JP JP2004510025A patent/JP2005528798A/ja active Pending
- 2003-06-02 AU AU2003242872A patent/AU2003242872A1/en not_active Abandoned
- 2003-06-02 CN CNB038129159A patent/CN100437984C/zh not_active Expired - Fee Related
- 2003-06-02 EP EP03756079A patent/EP1514305A2/en not_active Withdrawn
- 2003-06-02 US US10/516,713 patent/US7332778B2/en not_active Expired - Lifetime
- 2003-06-02 WO PCT/IB2003/002084 patent/WO2003103041A2/en active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2110470A (en) * | 1981-11-27 | 1983-06-15 | Hughes Aircraft Co | Polycrystalline semiconductor resistor |
| JPH108005A (ja) * | 1996-06-25 | 1998-01-13 | Sony Corp | 異方性導電接着剤 |
| JP2001230423A (ja) * | 2000-01-12 | 2001-08-24 | Internatl Business Mach Corp <Ibm> | Ｓｏｉｍｏｓｆｅｔデバイスおよびその形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003103041A2 (en) | 2003-12-11 |
| AU2003242872A8 (en) | 2003-12-19 |
| WO2003103041A3 (en) | 2004-02-12 |
| DE10224615A1 (de) | 2003-12-18 |
| AU2003242872A1 (en) | 2003-12-19 |
| US20060068530A1 (en) | 2006-03-30 |
| JP2005528798A (ja) | 2005-09-22 |
| US7332778B2 (en) | 2008-02-19 |
| CN1659697A (zh) | 2005-08-24 |
| EP1514305A2 (en) | 2005-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101425519A (zh) | 制造在绝缘物上硅层中的瞬时电压抑制器 | |
| JPS6278869A (ja) | Ｅｓｄ保護装置 | |
| US7718481B2 (en) | Semiconductor structure and method of manufacture | |
| CN101506974A (zh) | 利用沟槽隔离形成的无闭锁垂直瞬态电压抑制二极管阵列结构 | |
| CN104752423B (zh) | 一种半导体器件及其制造方法和电子装置 | |
| US20020030229A1 (en) | Implementing contacts for bodies of semiconductor-on-insulator transistors | |
| CN1223005C (zh) | Mos器件及其制造方法 | |
| CN106057781A (zh) | 静电放电保护器件的制造方法 | |
| US20120168906A1 (en) | ESD Protection Device with Tunable Design Windows | |
| CN114497032A (zh) | 适用于消费电子的紧凑型静电防护器件及静电防护电路 | |
| KR100329895B1 (ko) | 디커플링 캐패시턴스 형성 방법 및 반도체 소자 | |
| US6914270B2 (en) | IGBT with PN insulation and production method | |
| CN100437984C (zh) | 半导体器件及其制造方法 | |
| US5831291A (en) | Insulated gate bipolar transistors | |
| US6417558B1 (en) | Semiconductor device having a reduced parasitic capacitance bonding pad structure | |
| US7355218B2 (en) | Semiconductor component with a MOS transistor | |
| CN101504945A (zh) | 集成电路芯片 | |
| JPS627153A (ja) | 半導体メモリ | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JPH02283070A (ja) | 入力保護回路を備えた半導体集積回路装置 | |
| JPS6359262B2 (zh) | ||
| JPS58182861A (ja) | 半導体装置 | |
| CN115000156A (zh) | Ligbt器件及其制备方法 | |
| CN114203692A (zh) | 一种高压型复合器件 | |
| RU2192691C2 (ru) | Комплементарный полупроводниковый прибор |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: NXP CO., LTD. Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V. Effective date: 20070831 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20070831 Address after: Holland Ian Deho Finn Applicant after: Koninkl Philips Electronics NV Address before: Holland Ian Deho Finn Applicant before: Koninklijke Philips Electronics N.V. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081126 Termination date: 20210602 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |