CN1659697A - 半导体器件及其制造方法 - Google Patents
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Abstract
为改进半导体器件(100)，特别是SOI器件，应包括：至少一个由电介质材料做的绝缘层(10)；至少一个安置在该绝缘层(10)上的硅衬底(20)；至少一个集成在该硅衬底(20)内的元件(30)，此元件至少有一个轻微掺杂区(34)；以及至少一个第一、特别是平面的金属化区(40)，它安置在绝缘层(10)和元件(30)之间，特别是在绝缘层(10)和元件(30)的轻微掺杂区(34)之间；本发明提供制造至少一个半导体器件(100)的方法，它能保证轻微掺杂元件(30)，如pnp晶体管，在SOI工艺转移到绝缘体后无故障地运行；建议在元件(30)的区域、特别是元件轻微掺杂区(34)，背离绝缘层(10)的硅衬底(20)那面安排至少一个第二、特别是平面的金属化区(42)。
Description
本发明总的说与半导体技术领域有关，具体而言是与所谓的绝缘体上硅(SOI)材料有关。
本发明具体与按权利要求1前序部分的半导体器件及按权利要求7前序部分的制造至少一个半导体器件的方法有关。
如果采用具有轻微掺杂区的元件(如带n——杂区的双极pnp晶体管的情况)，必须注意这个轻微掺杂区的电位，不让电位差超过阈值电压并引起此轻微掺杂区的导电类型产生变化(即所谓的逆转过程)。超过这个阈值电压将形成一个导电沟道(在此例中是一个在双极pnp晶体管基极内的P-型沟道)，它使两个高掺杂区(在此例中为双极pnp晶体管的发射极和集电极)相互短路，并造成该元件失效。
对于这类在硅中的元件的传统结构的情况(所谓的体硅技术)，这种失效不会发生，因为在带轻微掺杂区的元件上面设置了一块场板，所述场板的电位对应于该区的电位。在大多数场合下，元件本身的引线层被用来建立电位比。因此，所产生的电位差(电压)总是小于形成导电沟道的阈值电压。
在这方面可以参考例如US 6190948B1，其中描述了一种半导体器件，它包含一个pnp晶体管、一个氧化物层、一个第一场板和另一个场板；至于与之相关的技术基础，可进一步参考以下文件：US5420457、US 5440161、US 5731627、US 5973341和US 6118154。
应注意到现时半导体技术领域中越来越多地用到SOI工艺(有关此领域可参考例如DE 19755135C1)；在这种转移到绝缘体的SOI工艺中，用一个绝缘体代替导电硅衬底。所述SOI技术减小了由内部寄生电容和硅中晶体管带来的影响；这类不希望的影响将阻碍集成电路的进一步小型化。
这种SOI工艺技术基本上是一种将计算机芯片上成百万个小晶体管绝缘的方法，以便使能量得到更有效的利用。能量损失的下降使得高端计算机等的计算能力得到极大的提高。SOI采用一个埋入式氧化物层使集成电路每一个元件达到完全的电介质隔离。
不过，必须考虑到在应用SOI技术时，在元件一面的电位比是不确定的，因为采用如开头一段所述的通常采用的引线层只阻止在元件的一面形成导电沟道。因而，在对转移至绝缘体的SOI工艺进行测试时，可以看到有横向pnp晶体管的误动作，这是由被测试元件的合成树脂封装的静电放电引发的。
根据上面所述的缺点和不足及对技术现状的评估，本发明的一个目的是改进开头一段所述类型的半导体器件及开头一段所述的方法，使得转移到绝缘体上的SOI工艺能确保象pnp晶体管这样的轻微掺杂元件也能无故障地工作。
这个目的是通过具有如权利要求1所述特征的半导体器件和具有如权利要求7所述特征的方法来实现的。本发明的一些好的实施例和适当的改进点将在各有关从属权利要求中说明。
因此本发明的理论依据是基于在SOI工艺转移到绝缘体上之后引进至少一个新的附加金属化层(例如以至少一个场板的形式)。这个在附加金属化层内的场板可以被适当地用作元件本身的引线层，并在元件两面上建立起电位比，因而使元件和相关的集成电路能无故障地运行。
至于本发明，本领域技术人员将能具体了解到，在SOI工艺转移到绝缘体层之后所实施的金属化可以被有利地用作一个额外的或第二个电极，以在两侧电屏蔽至少一个轻微掺杂元件。由此可保证在转移至绝缘体的SOI工艺中轻微掺杂元件，尤其是pn结或np结垂直晶体管，能无故障地运行。
因而，本发明最终涉及到采用至少一个第一(特别是平面的)金属化区(即“第一场板”)，以及至少一个第二(特别是平面的)金属化区(即“第二场板”)，以在两侧电屏蔽至少一个集成在此处所述类型SOI器件的硅衬底内的元件，尤其是在两侧电屏蔽该元件的至少一个轻微掺杂区。
因此，按照本发明的半导体器件和按本发明制造至少一个半导体器件的方法，以及按本发明的应用，可有利而可靠地排除被测元件的绝缘合成树脂封装的电场和/或静电放电所引发的误动作，在所述横向晶体管中：
有至少发生一个从轻微掺杂区至高掺杂区的垂直过渡；和/或
有至少发生一个从高掺杂区至轻微掺杂区的垂直过渡。
本发明的另一个优点是安排了一个附加的场板，即第二场板(在背离绝缘层的硅衬底的面上，处于该元件的区域，尤其中元件的轻微掺杂区，特别是平面金属化区)这使电场能在轻微掺杂区的两侧被限定。
电场的限定对本发明极为重要，由于SOI是加在绝缘层而不是体硅上，面对埋入氧化物(钝化)层的元件轻微掺杂区侧面上的阈值电压必须受到控制，以防止导电沟道的形成(此导电沟道将使该元件两个高掺杂区相互短路)，从而防止元件误动作。
因此，额外引入的(第二)场板将元件的高掺杂区与未限定的电场(可能是由集成电路密封包装的静电放电引起的)屏蔽开。
如上面详细讨论的那样，可以按各种方式方便地实施并改进本发明的内容。为此，一方面参考权利要求1和权利要求7后续的各权利要求，另一方面参照图1所示的例子更详细地描述本发明的其它实施例、特征和优点。
在附图中：
图1是按本发明一种方法制造的本发明一种半导体器件实施例的示意剖视图。
如图1的实施例所示，本发明提供一种SOI器件100形式的半导体器件，它包含一个由电介质材料做的绝缘层10和安置在该绝缘层10上的硅衬底20。一个双极pnp晶体管30形式的元件集成在此硅衬底20内，该元件在其中心区内有一个轻微掺杂区(形式为n-掺杂区34)，同时在两个横向区的每一个内有一个高掺杂区(形式分别为P-掺杂区32和36)。如图1所示，包含元件30的硅衬底20通过一种固定媒质(形式为一种粘接剂层12)固定在绝缘层10上。
在pnp晶体管30的绝缘体10和n-掺杂区34之间，形成一个平面形第一金属化区(形式为第一场板40)，用作此pnp晶体管30的引线层；这个第一场板40埋在一个以氧化物为基础的第一钝化层22内，它不仅构成一个与此pnp晶体管30相关的电极，而且还用来使此pnp晶体管30与静电放电及由此产生的电场屏蔽开，这些静电放电和电场是通过这类元件的合成树脂封装材料而产生的。
为了不仅能在图1所示pnp晶体管30的下面，而且也在图1所示pnp晶体管的上面限定和建立电位比，以确保该pnp晶体管30及相关的集成电路(IC)无故障地运行，在该pnp晶体管30的n-掺杂区34内背离绝缘层10的硅衬底20那面也安置一个平面的、第二金属化区(以第二场板42的形式)。
因此，该附加的场板，即第二场板42，使得能在pnp晶体管30两面限定电场。这种对电场的限定很重要，因为SOI应用于绝缘层而不是体硅上，使面对埋入氧化物(钝化)层26的pnp晶体管30的n-掺杂区34侧面上的阈值电压能够被控制，以防止导电沟道的形成(此导电沟道使pnp晶体管30的两个P-掺杂区32，36相互短路)，从而防止该pnp晶体管30产生误动作。
因此，这个附加的第二场板42将pnp晶体管30轻微掺杂的n区34与未受限定的电场相屏蔽，此电场可能由集成电路密封包装的静电放电引起。
在图1中也显示出，上述埋入的第二钝化层26是安置在pnp晶体管30和第二金属化区42(即第二场板42)之间，而且在面对绝缘层10的pnp晶体管30那面，有一个氧化物层24邻接pnp晶体管30和埋入式第二钝化层26；这意味着以第一场板40形式的第一金属化区处在第一钝化层22和氧化物层24之间。
总的来说，在SOI工艺转移到绝缘体之后提供的(第二)金属化区42可用作一个附加的(第二)电极，在两面，将部分地电气/静电地屏蔽轻微掺杂元件30。
附图中参考数字一览表
100 半导体器件，特别是SOI(在绝缘体上硅)器件
10 绝缘层
12 固定装置，特别是粘接剂层
20 硅衬底
22 第一钝化层
24 氧化物层
26 第二(特别是埋入)钝化层
30 元件，特别是pnp晶体管
32 元件30的第一高掺杂区(特别是第一P-掺杂区)
34 元件30的轻微掺杂区(特别是第一n-掺杂区)
36 元件30的第二高掺杂区(特别是第二P-掺杂区)
40 第一金属化区(特别是第一场板)
42 第二金属化区(特别是第二场板)
Claims (10)
1.一种半导体器件(100)，尤其是绝缘体上硅器件，包括：
- 至少一个由电介质材料制成的绝缘层(10)；
- 至少一个安置在该绝缘层(10)上的硅衬底(20)；
- 至少一个集成在该硅衬底(20)内的元件(30)，此元件至少有一个轻微掺杂区(34)；及
- 至少一个第一、特别是平面的金属化区(40)，它安置在绝缘层(10)和元件(30)之间，特别是绝缘层(10)和元件(30)的轻微掺杂区(34)之间，其特征在于：至少一个第二、特别是平面的金属化区(42)在背离绝缘层的硅衬底(20)那面被安置在该元件(30)区域中，特别是元件(30)的轻微掺杂区(34)中。
2.如权利要求1所述的半导体器件，其特征在于：包含元件(30)的硅衬底(20)通过至少一种固定媒质(12)，特别是粘接剂层，固定在绝缘层(10)上。
3.如权利要求1或2所述的半导体器件，其特征在于：
- 所述元件(30)是由至少一个、特别是双极的pnp晶体管形成的；及
- 该元件(30)的轻微掺杂区(34)是由pnp-晶体管的n-掺杂区形成的。
4.如权利要求1至3中任一条所述的半导体器件，其特征在于：
第一金属化区(40)是埋在至少一个第一、尤其是以氧化物为基础的钝化层(22)内。
5.如权利要求1至4中任一条所述的半导体器件，其特征在于：在元件(30)面对绝缘层(10)的那面，至少一个氧化物层(24)邻接该元件(30)和/或第一钝化层(22)。
6.如权利要求1至5中任一条所述的半导体器件，其特征在于：
在元件(30)和第二金属化层(42)之间至少安置一个第二、特别是埋入式钝化层(26)，尤其是以氧化物为基础的钝化层。
7.一种制造至少一个半导体器件(100)、特别是权利要求1至6中任一条所述的半导体器件的方法，其中：
- 利用粘接等方法在至少一个硅衬底上提供至少一个用电介质材料做的绝缘层(10)；
- 至少一个具有至少一个轻微掺杂区(34)的元件(30)集成在硅衬底(20)内；及
- 至少一个第一、特别是平面的金属化区(40)安置在绝缘层(10)和元件(30)之间，特别是绝缘层(10)和元件(30)的轻微掺杂区(34)之间，其特征在于：至少一个第二、特别是平面的金属化区(42)在背离绝缘层的硅衬底(20)那面被安置在该元件(30)的区域中，特别是元件轻微掺杂区(34)中。
8.如权利要求7所述的方法，其特征在于：第一金属化区(40)被埋在至少一个第一、特别是以氧化物为基础的钝化层(22)内。
9.如权利要求7或8所述的方法，其特征在于：至少一个第二、特别是埋入式的钝化层(26)，尤其是以氧化物为基础的钝化层，被安置在元件(30)和第二金属化区(42)之间。
10.应用至少一个第一、特别是平面的金属化区(40)和至少一个第二、特别是平面的、金属化区(42)，在两面电屏蔽至少一个包含在如权利要求1和6中任一条的绝缘体上硅器件(100)的硅衬底(20)内的元件(30)，尤其是在两面电屏蔽该元件(30)的至少一个轻微掺杂区(34)。
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