CN1599065A - 静电放电保护装置 - Google Patents

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CN1599065A CNA2003101046362A CN200310104636A CN1599065A CN 1599065 A CN1599065 A CN 1599065A CN A2003101046362 A CNA2003101046362 A CN A2003101046362A CN 200310104636 A CN200310104636 A CN 200310104636A CN 1599065 A CN1599065 A CN 1599065A
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Abstract

一种静电放电(ESD)保护装置，具有第一导电性的半导体本体，在半导体本体形成的第二导电性的第一掺杂区域，在半导体本体形成的第二导电性的第二掺杂区域，在第一掺杂区域及第二掺杂区域间形成的通道区域，在第一掺杂区域上形成的数个接触窗，及在半导体本体形成的及在位于通道及接触窗间的第二导电性的井。

Description

静电放电保护装置
(1)技术领域
本发明是关于在半导体集成电路<IC>装置中的静电放电<ESD>保护装置，特别是关于ESD保护装置及其下的井以防止基材漏电流。
(2)背景技术
随着IC产品的精致化，该产品也变得愈来愈易受外界环境的影响，特别是当IC的一个接脚被接地且IC的另一个接脚与经静电预充电的物件接触时发生的ESD应力。因此，IC中与外部系统连接的输入接脚、输出接脚、输入/输出<I/O>接脚及电源导线接脚必须具有ESD保护装置或电路以符合商业应用所需的ESD稳健性的最低标准。
在ESD期间，具有接地的栅极或耦合至正电压的栅极的NMOS装置已被普遍地用于IC的主要ESD保护装置。已知NMOS装置的漏极接触窗必须保持距离NMOS装置的栅极数微米，其所意味的是在前端线路面对ESD应力的NMOS装置的漏极侧必须在栅极下方的通道及耦合垫之间具有串联连接的分散电阻器，且该分散电阻器的电阻必须大于一可接受值。若ESD瞬间电流局部分布在栅极附近，其将引起整个ESD电流的激增，因而引起局部加热且最终会破坏NMOS装置。另一方面，分散电阻器可帮助提高相邻扩散区域的电位，并因而引发更均匀的ESD电流流向整个通道。
已知n型井层可被设置于漏极区域的接触窗下方，以避免在高热、高电流、ESD情况下的铝尖峰(Aluminum spiking)形成。然而，随着接触窗技术的改进，例如使用钨插塞可使铝尖峰形成的问题降低。另一方面，在正电压的垫至VSS ESD(positive-voltage pad-to-VSS ESD)事件中，深的n型井可有效收集少数载子<电子>。然而，由于n型井的本质特性，n型井的电阻会因局部电流造成的温度升高而减少，其将接着促使局部的电流及温度上升而进一步减少局部电阻。这样，在n型井流动的ESD电流在ESD瞬间为高度不均匀的，若n型井被直接地设置于接触窗下方，则流进数个接触窗的高度不均匀电流会产生负面影响并降低ESD保护位准。
(3)发明内容
本发明的一目的为提供一种改进的ESD保护装置。
本发明的另一目的为提供一种于P型基材<P-sub>区域中能更有效定位的N型井。
为实现上述目的，本发明提供一种静电放电<ESD>保护装置，其具有第一导电性的半导体本体，形成于半导体本体中的第二导电性的第一掺杂区域，形成于半导体本体中的第二导电性的第二掺杂区域，形成于第一掺杂区域及第二掺杂区域间的通道区域，形成于第一掺杂区域上的数个接触窗，以及形成于半导体本体中及位于通道及接触窗间的第二导电性的井。在本发明的不同具体实施例中，形成于第一掺杂区域及第二掺杂区域间的通道区域可由场氧化层或栅极氧化层的条带形成，而一或更多岛型物可在第一掺杂区域上形成。
为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)附图说明
图1A为根据本发明的一较佳实施例的ESD保护装置的配置图。
图1B为图1A的ESD保护装置沿线A-A的截面视图。
图2A为根据本发明另一较佳实施例的ESD保护装置的配置图。
图2B为图2A的ESD保护装置沿线B-B的截面视图。
图3A为根据本发明另一较佳实施例的ESD保护装置的配置图。
图3B为图3A的ESD保护装置沿线C-C的截面视图。
图4A为图1A的ESD保护装置加入岛型物的配置图。
图4B为图4A的ESD保护装置沿线D-D的截面视图。
图5A为图2A的ESD保护装置加入岛型物的配置图。
图5B为图5A的ESD保护装置沿线E-E的截面视图。
图6A为图3A的ESD保护装置加入岛型物的配置图。
图6B为图6A的ESD保护装置沿线F-F的截面视图。
图7A为ESD保护装置的配置图，其是对图6A的装置进行修饰。
图7B为图7A的ESD保护装置沿线G-G的截面视图。
图8A为ESD保护装置的配置图，其是对图4A的装置进行修饰。
图8B为图8A的ESD保护装置沿线H-H的截面视图。
(5)具体实施方式
下列叙述是为解释而非限制本发明，其中特定细节的说明有助于对本发明的了解，然而，对熟知本技术人员当可知本发明可以不同于这些特定细节的其它具体实施例来实现。在某些实例中，已为习知的数据处理技术、硬件装置及电路的详细叙述被省略，以免不必要的细节模糊了本发明的叙述。
本发明提供一种具有N型井的ESD保护装置，其位于栅极<或场氧化层装置>及扩散区域内的接触窗间。
图1A为根据本发明的一较佳实施例的ESD保护装置的配置的上视图。ESD保护装置20可为具有耦合在一起的两个多晶硅栅极22的多指型NMOS，主动区域24由隔离区域围绕，此隔离区一般是由场氧化层区域或浅沟槽隔离<STI>区域形成，主动区域24一般是由负离子进行离子植入并接着由热循环退火，以形成高度n型掺杂<n+>区域26，此种离子植入可由存在于主动区域内的任何多晶硅栅极、多晶硅元件或场氧化层区段而阻挡。在主动区域24内，两个在多晶硅栅极22下方的通道区域形成，于两个多晶硅栅极22之间的主动区域24部份被称为漏极扩散区域242，其是做为阳极并耦合至垫25，而夹在两个多晶硅栅极22之间的主动区域24部份被称为源极扩散区域241，其是作为阴极并耦合至VSS电源导线。源极及漏极扩散区域241、242经由多晶硅栅极22及多晶硅栅极22下方的通道隔开。
图1B为图1A的ESD保护装置20沿线A-A的截面视图。ESD保护装置20具有p型井/p型基材<P-sub>32，当由右侧观看时，可见到在源极扩散区域241的源极接触窗30，多晶硅栅极22，及在漏极扩散区域242的漏极接触窗34，该漏极扩散区域242是耦合至垫25，且源极扩散区域241及P型基材32是耦合至VSS电源导线。一个或更多深n型井区域36与漏极扩散区域242的一部份重叠。如图1A及1B所示，每一个n型井36是位于多晶硅栅极22及漏极接触窗34之间，换言之，n型井36是与多晶硅栅极22及漏极接触窗34间隔一段距离。
若n型井36太接近多晶硅栅极22，则在启动IC操作期间，由于n型井36的接合较宽，可能会有穿透的情形发生。因此，该n型井36会与多晶硅栅极22间隔一最小距离，此距离可依制程而异。举例来说，对0.35微米制程技术而言，n型井36可与多晶硅栅极22间隔0.6微米。
图1A及1B的结构具有多项优点。首先，n型井36可有效收集少数载子进入漏极扩散区域242，之后，藉由n+扩散阻力<及在漏极扩散区域242的岛型物60的提供，如下图4A及4B所示>的协助，在漏极扩散区域242流动的整体电流可变得更均匀，以改善整体ESD的稳健性，此是因为由在P型基材32的源极区域241所射出的少数载子是由n型井36收集，再经由由n+扩散区域26所形成的分散电阻网络<或是沿着在漏极扩散区域242的岛型物60>所导引。
第二，在第1A及1B图的结构提供较低的漏极电容，因n型井36较在漏极扩散区域242的n+区域26具有较低的掺杂浓度，故n型井36至P型基材32的电容远低于n+区域26至P型基材32的电容，致使在图1A及1B结构中所得的漏极-至-基材电容远低于无重叠n型井36的相同结构。
图2A及2B是根据本发明另一较佳实施例的ESD保护装置20a。图2A及2B类似于图1A及1B，故在图1A、1B、2A及2B中相同的标号是指相同的元件，除了图2A及2B的标号尚包括″a″。另外，在图1A及1B的NMOS装置在图2A及2B中以场氧化层装置50取代，在场氧化层下方具有一通道的该场氧化层装置50也为一种横向双极性装置(如图2B所示)。
在图2A及2B中，主动区域24a由隔离区域围绕，其典型上由场氧化层区域或浅沟槽隔离层<STI>区域所形成，主动区域24a具有射极区域241a及集极区域242a，其是由场氧化层装置50所隔开。接触窗30a被提供于射极区域241a中，而接触窗34a则被提供于集极区域242a。一个或更多n型井区域36a与集极区域242a的一部份重叠，且每一个n型井区域36a是位于场氧化层装置50及接触窗34a间，换言的，每一个n型井区域36a是与场氧化层装置50及接触窗34a间隔一段距离。
图3A及3B是根据本发明另一较佳实施例的ESD保护装置20b。第3A及3B图类似于图1A及1B，故在图1A、1B、3A及3B中相同的标号是指相同的元件，除了图3A及3B的标号尚包括″b″。另外，在图1A及1B的NMOS装置在图3A及3B中以堆叠NMOS 52取代，其具有两个多晶硅栅极54及56，每一个在侧壁有一间隔物58。
在第3A及3B图中，主动区域24b由隔离区域围绕，如同图1A及1B。在主动区域24b内，两个串联连接的通道区域在堆叠NMOS 52的下方形成<参看图3B>。在两个堆叠NMOS 52之间的主动区域24b部份被称为漏极扩散区域242b，而夹在两个堆叠NMOS 52之间的主动区域24b部份被称为源极扩散区域241b，源极及漏极扩散区域241b、242b由堆叠NMOS 52及其下方的通道所分隔。ESD保护装置20b也具有P型基材32b，当由右侧观看时，可见到在源极扩散区域241b的源极接触窗30b、多晶硅栅极54、56及间隔物58、接着是在漏极扩散区域242b的漏极接触窗34b。一个或更多n型井区域36b与漏极扩散区域242b的一部份重叠，且每一个n型井36位于每一个堆叠NMOS 52及漏极接触窗34b之间，换言的，n型井36b是与堆叠NMOS 52及漏极接触窗34b间隔一段距离。
对于图3A及3B的堆叠栅极结构而言，使用两个个别栅极54、56取代仅一个栅极<如22>进一步分别与漏极及源极扩散区域242b、241b间隔。由于集极-至-射极间隔的增加，此进一步之间隔可减少横向双极性<由漏极-基材-源极所形成，如同双极装置的集极-基极-射极>的增益，故ESD的效能也被降低。另一方面，因双极的增益随着集极的载子收集面积而增加，深的n型井36b改善了横向双极性装置的增益。
岛型物的预备
″岛型物″在此将被定义，而在定义此名称前，要注意岛型物一般执行将一部份电流自接触窗导引或分散至接近通道的功能。
岛型物可视为一种导引或分散电流的结构或装置，岛型物可为实体结构，其与主动源极/漏极<S/D>区域重叠<部份或全部>。此处的主动S/D区域可被定义为由周围隔离及通道区域所围绕的区域。岛型物也可为一种不具有明显实体结构的电流路由结构，例如多晶硅或场氧化层岛型物。
岛型物也可为一种完全或部份由在主动区域内高度掺杂区域所围绕的区域，此处的主动区域为一种由隔离区域围绕的主动装置区域。例如，形成主动区域的MOSFET晶体管的源极、漏极及栅极由隔离区域<场氧化层>围绕。高度掺杂区域可为一扩散区域<因所有掺杂离子倾向在高温制程步骤下扩散>，其可由离子植入接着热扩散而形成。此处隔离区域的实例包括LOCOS隔离及沟槽隔离。
岛型物可具有实体结构，非限定实例包括在本体上的介电层<本体可为基材或井>，或是在介电层上的浮动导电层，或是在介电层上的非浮动导电层。实体岛型物的另一个非限定实例为至少部份与主动S/D区域<例如MOSFET装置>或是主动射极/集极区域<例如场或双极装置>重叠的岛型物。实体岛型物的另一个非限定实例为周围隔离区域的似半岛延伸进入由隔离区域围绕的高度掺杂区域<也即自周围隔离延伸进入S/D或射极/集极区域的岛型物>。
具有浮动导电元件特性的实体岛型物的非限定实例为在介电元件上具有浮动导电元件，且浮动导电元件至少部份或完全与S/D<或射极/集极>区域重叠，此浮动导电元件也可与S/D<或射极/集极>区域及隔离区域皆重叠。
图4A为图1A的ESD保护装置20加入岛型物60的配置图。由其下具有薄栅极氧化层部份64的多晶硅部份62所组成的隔离岛型物60被分布于漏极扩散区域242，其中没有任何岛型物60与N型井36重叠(虽然图6A及6B显示岛型物与N型井36重叠或是包含于N型井36内的具体实施例)，且任何数目列的岛型物60可被提供于漏极扩散区域242。虽然此实施例说明仅被提供于漏极扩散区域242的岛型物60，也可提供岛型物60于源极扩散区域241，如于下图8A及8B所说明。
故当由图4B右侧观看时，可见到在源极扩散区域241的源极接触窗30、多晶硅栅极22及的后一或更多列的岛型物60、漏极接触窗34、及漏极扩散区域242中一或更多列的岛型物。一或更多n型井36与一部份漏极扩散区域242重叠，每一个n型井36仍位于多晶硅栅极22及漏极接触窗34之间且与多晶硅栅极22及漏极接触窗34分隔。
在ESD期间，例如，正瞬间电压脉冲可能会出现在阳极，且电流自漏极扩散区域242的漏极接触窗34流向漏极扩散区域242及多晶硅栅极22的边缘。由图4A及4B所示的结构，深的n型井36可有效收集自源极扩散区域241发射的少数载子进入漏极扩散区域242。接着在漏极扩散区域242的岛型物60的协助下，在漏极扩散区域242流动的整体电流可变得更均匀，以改善整体ESD稳健性。此是因为在P型基材32自源极扩散区域241发射的少数载子由n型井36收集且再经由在漏极扩散区域242的岛型物60所形成的分散电阻网络所导引。
图5A及5B为图2A及2B的ESD保护装置20a加入岛型物60a的配置图。由具有薄栅极氧化层部份64a于其下的多晶硅部份62a所组成的绝缘岛型物60a被分布于集极区域242a。没有任何岛型物60a与N型井36a重叠，且任何数目列的岛型物60a可被提供于集极区域242a。
故当由图5B右侧观看时，可见到在射极区域241的接触窗30a、场氧化层装置50a，及之后一或更多列的岛型物60a、接触窗34a、及于集极区域242a的一或更多列的岛型物60a。一或更多n型井区域36a与一部份集极区域242a重叠，每一个n型井36a仍位于场氧化层装置50a及接触窗34a之间且与场氧化层装置50a及接触窗34a分隔。在图5A及5B的ESD保护装置20a的优点基本上与在图4A及4B的ESD保护装置20的优点相同。
图6A及6B为图3A及3B的ESD保护装置20b加入岛型物60b的配置图。由具有薄栅极氧化层部份64b于其下的多晶硅部份62b所组成的隔离岛型物60b被分布于漏极扩散区域242b。所有岛型物60b位于N型井36b内，虽然也可能提供一些不与N型井36重叠的岛型物60b<参考图4A、4B、5A及5B>。任何数目列的岛型物60b可被提供于漏极扩散区域242b。
故当由图6B右侧观看时，可见到在源极扩散区域241b的源极接触窗30b、多晶硅栅极54b、56b及间隔物58b、及于漏极扩散区域242b的数列岛型物60b及漏极接触窗34b。一或更多n型井36b仍与一部份漏极扩散区域242b重叠，且每一个仍位于堆叠NMOS 52b及漏极接触窗34b之间，换言之，每一个n型井36b仍与堆叠NMOS 52b及漏极接触窗34b分隔。
在图6A及6B中，岛型物60b位于N型井36b内以迫使进入N型井36b的电子行经n+区域26b并接着围绕岛型物60b以得到更均匀的电流。在N型井36b提供的岛型物60b也帮助避免ESD电流在N型井区域36b内局部化，藉此助于得到更均匀的ESD电流。
图7A及7B为根据本发明另一较佳实施例的ESD保护装置20c。图7A及7B类似于图6A及6B，故在图6A、6B、7A及7B中相同的标号是指相同的元件，除了图7A及7B的标号尚包括″c″。另外，在图7A及7B的岛型物60c不与N型井36c重叠且位于漏极扩散区域242c内，而非如图6A及6B中的所有岛型物60b皆位于N型井36b内。在图6及7的具体实施例提供了达到均匀电流的不同方式。
图8A及8B为根据本发明另一较佳实施例的ESD保护装置20d。图8A及8B类似于图4A及4B，故在图4A、4B、8A及8B中相同的标号是指相同的元件，除了图8A及8B的标号尚包括″d″。另外，在图8A及8B的岛型物60d是位于漏极扩散区域242d及源极扩散区域241d，而非如图4A及4B中仅提供岛型物60于漏极扩散区域242。对双向MOSFET而言，该结构大致上与漏极及源极区域对称，当高电压ESD脉冲来自源极/漏极区域的其中一侧时，该结构用做双向ESD保护装置特别有效，且源极/漏极区域的其中一侧必须维持适当的接触窗至栅极间隔以适当分布扩散电阻。
作为非限制性的实例，一个双向NMOS晶体管可耦接于多电源集成电路的不同电压的电源线之间(如在3.3V及2.5V电源线之间)。在此情况下，高电位的ESD电压可在VDDH对VDDL或VDDL对VDDH的方向发生。
以上所述的具体实施例的其他替代方案可由熟知本技术的人员轻易思及，例如岛型物60、60a、60b可由在介电层<如上所述>的多晶硅部份，或是隔离装置制造，隔离装置的非限制实例包括浅沟槽隔离的场氧化层装置或是LOCOS隔离装置。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化和修改，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本发明权利要求书的范围内。

Claims (12)

1.一种静电放电保护装置，其包括：
第一导电性的半导体本体；
在半导体本体所形成的第二导电性的第一掺杂区域；
在半导体本体所形成的第二导电性的第二掺杂区域；
在第一掺杂区域及第二掺杂区域间所形成的通道区域；
在第一掺杂区域上所形成的数个接触窗；及
在半导体本体所形成的及位于通道及接触窗间的第二导电性的井。
2.根据权利要求1所述的装置，其特征在于该井是与该通道及该接触窗隔开。
3.根据权利要求1所述的装置，其特征在于进一步包括在第一掺杂区域内形成的数个岛型物。
4.根据权利要求3所述的装置，其特征在于：
该数个岛型物的至少一个位于该井及该接触窗间；或
该井位于该数个岛型物及该通道间且与该数个岛型物及该通道隔开。
5.根据权利要求3所述的装置，其特征在于该数个岛型物为第一数个岛型物且该井为第一井，该装置进一步包括：
在第二掺杂区域内形成的第二数个岛型物；及
在第二掺杂区域形成的第二井，其中：
该第一井是位于该第一数个岛型物及该通道间且与该第一数个岛型物及该通道隔开；及
该第二井是位于该第二数个岛型物及该通道间且与该第二数个岛型物及该通道隔开。
6.根据权利要求3所述的装置，其特征在于：
至少一个岛型物是位于该井内；及/或
该至少一个岛型物包括一多晶硅部份或一隔离层。
7.根据权利要求1所述的装置，其特征在于：
该第一掺杂区域是耦合至垫，及该第二掺杂区域是耦合至电源导线；及/或
该装置进一步包括在通道区域上形成的栅极。
8.一种静电放电保护装置，其包括：
第一导电性的半导体本体；
在半导体本体形成的第二导电性的第一掺杂区域；
在半导体本体形成的第二导电性的第二掺杂区域；
在第一及第二掺杂区域间形成的场氧化层的条带；
在第一掺杂区域上形成的数个接触窗；及
在半导体本体上的及在位于该场氧化层的条带及该接触窗间的第二导电性的井。
9.根据权利要求8所述的装置，其特征在于该井是与该场氧化层的条带及该接触窗隔开。
10.根据权利要求8所述的装置，其特征在于进一步包括在第一掺杂区域形成的数个岛型物，其中：
该数个岛型物的至少一个位于该井及该接触窗间；
该井位于该数个岛型物及该场氧化层的条带间且与该数个岛型物及该场氧化层的条带隔开；
该场氧化层的条带是由LOCOS方法形成；或
该场氧化层的条带是由沟槽隔离方法形成。
11.一种静电放电保护装置，其包括：
第一导电性的半导体本体；
在该半导体本体形成的第二导电性的第一掺杂区域；
在该半导体本体形成的第二导电性的第二掺杂区域；
第一通道区域及第二通道区域，且该第一及第二通道区域在该第一掺杂区域及该第二掺杂区域间形成；
在第一掺杂区域上形成的数个接触窗；及
在半导体本体上的及位于该通道区域及该接触窗间的第二导电性的井。
12.根据权利要求11所述的装置，其特征在于进一步包括分别在该第一及该第二通道区域形成的第一及第二栅极。
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