CN1667826A - 具有稳健的静电放电保护的输入/输出晶胞 - Google Patents
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- CN1667826A CN1667826A CNA2004100778368A CN200410077836A CN1667826A CN 1667826 A CN1667826 A CN 1667826A CN A2004100778368 A CNA2004100778368 A CN A2004100778368A CN 200410077836 A CN200410077836 A CN 200410077836A CN 1667826 A CN1667826 A CN 1667826A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000003068 static effect Effects 0.000 claims description 11
- 238000012423 maintenance Methods 0.000 claims 3
- 238000010276 construction Methods 0.000 description 43
- 230000003071 parasitic effect Effects 0.000 description 23
- 239000002184 metal Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- 238000003466 welding Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000010977 jade Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 101000643890 Homo sapiens Ubiquitin carboxyl-terminal hydrolase 5 Proteins 0.000 description 1
- 102100021017 Ubiquitin carboxyl-terminal hydrolase 5 Human genes 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种可提高静电放电(electrostatic discharge，ESD)的稳健性的ESD保护保护装置。此ESD保护装置包括一焊垫、一指叉结构MOS、一井状区(well stripe)以及一掺杂段(doped segment)。焊垫是安置于一第一导电型的半导体基底。指叉结构 MOS是安置于上述的半导体基底上，且包括多个漏极区、多个源极区以及多个沟道区。每一漏极区为一第二导电型，并与焊垫耦接。每一源极区亦为第二导电型，并与电源线(power rail)相耦接。在半导体中的多个沟道区中，每一沟道区大致上互相保持平行，且每一沟道区是被设置于其中一源极区与其中一漏极区之间。井状区为第二导电型，并被安置于半导体内且与多个沟道区保持一交角。掺杂段为第一导电型，并被设置于井状区之中。另外，掺杂段是与焊垫相耦接。
Description
技术领域
本发明是有关于一种用于一集成电路(Integrated circuit，IC)的静电保护装置(Electrostatic discharge，ESD)，特别是关于一种输入/输出(Input/output，I/O)晶胞，可于ESD发生时，产生均匀的ESD放电电流。
背景技术
在各种电子产品之中，ESD已经成为产品稳定度所必要克服的因素之一。在人体、机器或电子装置中，可累积超过数千伏特的静电电荷，此时，若碰触一已接地物体时，将会造成静电放电现象。静电将经由一导通路线释放能量，此时，顺沿此路线上的任何装置若不具有良好的静电保护，将因静电放电现象而造成损坏。
习知已有一些测试模型，例如，人体测试模型(Human Body Mode，HBM)以及机器测试模型(Machine Mode，MM)等等，用以模拟ESD的不同的发生状况。电子产品于出厂销售之前，必须先通过每一测试模型的某一特定测试等级。
在一片微小的芯片中，每一先进型IC皆包含有数百万的装置，由此可知，芯片是相当容易受到静电放电的冲击。为了避免静电放电所造成的损坏，且为了能够通过出厂前的认证程序，每一IC必须被良好地设计与保护。图1是表示为习知的IC的内部电路图。在此IC10中，内部电路12是用以管理内部操作流程，而多个I/O晶胞14是透过焊垫16以及接脚(未显示)来传递内部电路12与其它外部IC的通讯。电路设计工程师基本上需考虑一放电路线的设定，此放电路线需可承受因静电放电所产生的高热，且于静电放电后，能够立即恢复可使用的状态。一般来说，静电通常于IC的外部形成，若静电能在靠近焊垫16的位置上被释放，由于焊垫16是IC10的进入点，因此，此时，内部电路12将不会受到静电放电而损坏。一般来说，对于静电放电而言，内部电路12通常比I/O晶胞更为脆弱。因此，I/O晶胞14已经成为目前ESD保护的技术所欲探讨的焦点之一。
在一I/O晶胞中，可于其中一后置式驱动电路(post driver)内安置金属半导晶体管(metal-on-semiconductor transistor)来作为ESD保护。请参照图2，为一典型的I/O晶胞，此I/O晶胞具有一后置式驱动电路(postdriver)20以及一前置式驱动电路(pre-driver)18。前置式驱动电路18是用以处理I/O晶胞内部简单的逻辑或模拟功能，例如，三状态(tri-state)、电压准位漂移(level shift)等等。除了能够将信号传送至前置式驱动器18之外，后置式驱动器20更可用以驱动足以形成一大寄生电容的一IC的焊垫(pad)与接脚(pin)、此IC与另一IC的连接线以及另一IC的焊垫与接脚。在可用以驱动上述的大寄生电容的后置式驱动器之中，上述的N型MOS(NMOS)以及上述的P型MOS(PMOS)需要大的布局(layout)区域。为了减少硅面积的使用空间，一个具有大驱动能力的MOS通常被布局为一指叉结构(finger-type)的MOS，此指叉结构MOS具有多个栅极指叉(gate fingers)22、多个源极区域24以及多个漏极区域26。图3是说明在一后置式驱动器的一指叉结构NMOS的布局电路实施例。每一栅极指叉22是被安置于其中一源极区域24与其中一漏极区域26之间。就ESD的观点而论，被安置区域的大面积是非常重要的，被安置区域的总面积必须大得足以消散因ESD电流所产生的热能，才能够防止芯片被烧毁。由于NMOS与PMOS必须占用大面积，因此，后置式驱动器被视为作为ESD保护装置的最佳装置。例如，在图2中，当一正电性ESD脉波发生于焊垫16，且VSS为接地时，则寄生在NMOS中的NPN的双接面晶体管(bipolar junction transistor，BJT)将会被迅速地导通，而形成一低阻抗的情况以传导并释放ESD电流。
其它的方法是利用一硅控整流器(silicon controlled rectifier，SCR)来作为ESD的保护电路。当SCR导通时，具有低电阻以及低维持电压(holdingvoltage)的特性。简单地说，在达到一定的ESD防护能力或保护层次下，与其它装置相比，SCR需要较少的硅面积，因此，可降低制造成本。图4是表示为一简单的SCR耦接于焊垫1 30以及焊垫2 32之间的电路图。ESD电流IESD的流经路线标示如图4所示。图5是表示为一SCR已知的修改版本。在图5中，SCR包括一NMOS40，NMOS40的源/汲区域38是被设置于P基底34以及N井结构(N-well)区36之间，用以降低SCR的触发电压。其它关于ESD的保护装置，至少结合一具有MOS的SCR，是揭露如美国专利编号第USP5,742,085号以及USP6,147,369号等。
发明内容
本发明的目的是用以提高IC的ESD稳健性。
另外，本发明的其它目的是利用指叉结构(finger-type)MOS晶体管与一寄生SCR的互动关是来均匀导通MOS晶体管及其寄生SCR。
另外，在本发明的其他目的中，是以混合型SCR-MOS晶体管结构来取代习知的指叉结构MOS晶体管，当发生ESD时，用以增强ESD电流的导电性。
另外，在本发明其它目的是用以提早触发此混合型SCR-MOS，是不需要基于相当高的N井结构到基底的崩溃电压，即可触发。
依据本发明的半导体装置，可包括一焊垫、一指叉结构MOS、一井状区(well stripe)以及一掺杂段(doped segment)。焊垫是安置于一第一导电型的半导体基底。指叉结构MOS是安置于上述的半导体基底上，且包括多个漏极区、多个源极区以极多个沟道区。每一漏极区为一第二导电型，并可与焊垫耦接。每一源极区亦为第二导电型，并与电源线(power rail)相耦接。在半导体中的多个沟道区中，每一沟道区大致上互相保持平行，且每一沟道区是被设置于其中一源极区与其中一漏极区之间。井状区为第二导电型，并被安置于半导体内且与多个沟道区大致形成一交角。掺杂段为第一导电型，并被设置于井状区之中。另外，掺杂段是与焊垫相耦接。
由于井状区与掺杂段的存在，因此，在半导体装置中，将会形成许多寄生SCR。此寄生SCR将可促进该指叉结构MOS晶体管中的所有栅极指叉被完全地导通，且混合型SCR-MOS结构可有效地传导大量的ESD电流，可增进ESD的保护能力。
上述的发明目的以及优点可由上述的描述获得，亦可显而易见于下列的描述或经由实施本发明来获得。本发明的目的以及优点可藉由申请专利范围所界定的组件以及其组件的组合来进行实施并获得。
附图说明
图1是表示为习知的IC的内部电路图。
图2是表示为一典型的I/O晶胞。
图3是说明在一后置式驱动器的一指叉结构NMOS的布局电路实施例。
图4是表示为一简单的SCR耦接于焊垫1 30以及焊垫2 32之间的电路图。
图5是表示为一SCR的修正版本。
图6是表示为依据本发明的第一实施例的布局电路图。
图7A至图7C分别为图6中，由切线AA、BB以及CC所分割的剖面图。
图8是表示为依据本发明的第二实施例的布局电路图。
图9A到图9C是分别为图8中，由切线AA、BB以及CC所分割的剖面图。
图10是表示为一N+区被区分为多个分开的N+子区域761。
图11是表示为于N井结构区的N+区是比P+区更靠近于指叉结构NMOS。
图12是表示两N+子区域761与P+区74的两末端分开的布局电路图。
图13是表示为被延展的N+子区域761以界定P+区74两侧(左侧及右侧)的范围的布局电路图。
图14是表示N井结构区72设置于焊垫68下的布局电路图。
图15是表示为P+集电环78包围指叉结构NMOS以及N井结构区72。
图16是表示N井结构区72可以延展并实体地包围此指叉结构NMOS。
符号说明：
10～IC；12～内部电路；14～I/O晶胞；16～焊垫；20～后置式驱动电路；18～前置式驱动电路；22～栅极指叉；24～源极区域；26～漏极区域；30、32～焊垫；40～NMOS；38～源/汲区域；34～P基底；36～N井结构(N-well)区；60～栅极指叉；64～源极区；62～漏极区；VSS～电源线；68～焊垫；70～区块；72～N井结构区；74～P+区(即为一掺杂段)；76～N+区(即为N井结构区72的一接触区)；81～金属段；78～P+集电环；80～P基底；82～沟道区；761～N+子区域。
具体实施方式
为详细说明本发明的发明内容，特提出一实施例并配合图示来作为说明实施本发明的参考。
图6是表示为依据本发明的第一实施例的布局电路图。在第1实施例中，包括一I/O晶胞66以及一焊垫68。图7A至图7C分别为图6中，由切线AA、BB以及CC所分割的剖面图。如图6所示，是以一指叉结构NMOS晶体管来作为实施例的说明，然而，本发明亦可利用一指叉结构PMOS晶体管来加以实施。
在图6中，该指叉结构NMO包括多个栅极指叉60、多个源极区64以及多个漏极区62。该指叉结构NMOS晶体管是形成于一有源区，上述的有源区是由一隔离区所包围。源极区64以及漏极区62为N型。源极区64是经由接触而连接至一电源线VSS，而漏极区62是经由金属线耦接至焊垫68，焊垫68是位于一洞口(opening)70上，此区块70是形成于一防护层(passivationlayer)(未显示)上。每一栅极指叉60是配置于一沟道区，此沟道区是位于其中一源极区64以及其中一漏极区62之间。每一栅极指叉60是互相保持平行。栅极60可连接至其中一前置式驱动器，藉以在正常启动操作时作为一驱动器，或连接至电源线VSS，藉以在正常启动操作时用以保持不活动(inactive)的状态。连接至上述前置式驱动器的一信号线的栅极指叉的数目，是随着I/O晶胞的驱动需求而改变，其变动值是由0至全部栅极指叉的数目。
每一源极区64为一狭长形状，具有一长度尺寸(传统上是定义为沟道宽度方向)，此长度尺寸可至少为该源极区的一宽度尺寸(是垂直于上述的沟道宽度方向的其它方向)的10倍。可选择性地，此长度尺寸至少为宽度尺寸的5倍。亦可选择性地，长度尺寸至少为宽度尺寸的两倍。狭长形源极区的优点可由下列所揭露的内容得知。
N井结构(N-well)区72是被设置于焊垫68以及指叉结构NMOS之间。N井结构区72包括一P+区74(即为一掺杂段)以及一N+区76(即为N井结构区72的一接触区)。P+区74是比N+区76更靠近指叉结构NMOS。N井结构72是正交于多个栅极指叉60。因此，此N井结构区延展后可大体上地垂直一沟道的沟道宽度方向，此沟道是位于其中一栅极指叉60的下面。金属段81是位于N井结构区72之上并连接漏极区62、P+区74、N+区76以及焊垫68。
N井结构区72是与源极区64分开且保持一个间隙。最佳情况下，此间隙是少于2.1um或在2.1um的区域内以符合设计规则的最小值，以降低寄生SCR传导阻抗。可选择地，此间隙可小于5.1um或小于20.1um。当间隙越大，则寄生SCR的触发障璧电位越大，且SCR的触发电流与传导阻抗将会越大。
P+集电环78是大体上包围指插结构NMOS，且位于指叉结构NMOS的三侧，而指叉结构NMOS未被包围的一侧可面对焊垫68，P+集电环78是耦接至电源线VSS。
在图7A中，漏极区62、P+区74以及N+区76是以串联配置于P基底80，并以浅沟隔离(shallow trench isolation，STI)区分隔开上述三区。漏极区62、P+区74以及N+区76是连接至焊垫68，而P+极电环78是耦接至电源线VSS。图7B是表示位于一沟道区82的栅极指叉60。图7C是表示连接至电源线VSS的源极区64。另外，特别注意的是，在图7B中，于焊垫68与电源线VSS之间具有一寄生SCR，是由P+区74、N井结构区72、P-基底80以及N+源极区64所形成。换言之，如图6所示，当存在一源极区64时，则将会形成一寄生SCR。
当一正电性ESD脉波发生于焊垫68且电源线VSS已经被接地时，寄生于栅极指叉60之下的NPN BJT将被瞬间触发且快速地导通。此时，P基底80的电压准位升高且足以使NPN BJT导通。一般来说，此电压准位为0.7伏特，可用以感应出由N+源极区64注入P-基体60的电子。当ESD发生时，大部分的注入电子是由邻近的漏极区62所吸收。另外，由于N井结构区72以及其邻近的源极区64的配置是与多个栅极指叉60保持正交，因此，少部分的电子将会进入N井结构区72。一但由源极区64流经N井结构区72的电子流够大，则N井结构区具有的电压准位将低得足以用来触发寄生SCR并传导ESD电流。对于焊垫68以及电源线VSS而言，只有当目前由寄生BJT所传导的电流够大，才足以使寄生SCR被触发且导通。此SCR触发电流会远大于MOSFET触发电流，且利用改变N井结构区72的位置以及布局图形可调整此SCR触发电流。
如前述，源极区为一瘦长区域，其长的尺寸大于宽的尺寸；当ESD发生时，若源极区的长度越长，则由源极区注入上述基底的电子流被N井结构区72所吸收的比例越少，因此，用以导通寄生SCR的触发电流值将会越高。在最佳的情形下，一个具有适当长度的瘦长形源极区可有效地提高用以导通寄生SCR的触发电流值，用以避免寄生SCR的非预期的触发情形发生。
本发明的优点其一：当一正电性ESD脉波发生时，若至少一寄生SCR被触发，则P+段的反馈偏压将经由N井结构区注入大量的电洞于P-基底之中，而形成局部基底电位以感应每一MOS源极区的反馈偏压。因此，当ESD发生时，MOS晶体管的所有栅极指叉以及所有寄生SCR将被导通。由此可知，混合形SCR-MOS结构可被完全地导通以传导大量的ESD瞬时电流。
其二：增加的N井结构区可以简单的加以实施，可以修改习知I/O晶胞的布局图形而不需要增加布局面积。在指叉结构NMOS以及焊垫68为一禁带(forbidden zone)，依据设计规则，在禁带上并不能存在任何主动组件；禁带为了避免因为机械式的打线过程(mechanical bonding)而造成主动组件与焊垫68的短路现象。如图6所示，由于N井结构区72已经经由P+区74或N+区76耦接至焊垫68，且基本上P+区74与N+区76是连接在一起后，再连接至焊垫68，因此，在此并不用考虑因排列不当以及线路键结的压力所造成短路到焊垫金属的问题。因此，N井结构区72可以被设置于禁带之内，而不会占用额外的硅面积。例如，若依据习知的IC封装规则，有源区与电极焊垫金属必须保持12um的间距。另外，若以其它的例子而言，在基板芯片(chip-on-board，COB)的封装技术的规定上，有源区必须与焊垫金属保持20um或25um的间距。
P+区74以及N+区76亦可以被设置在一起(两者之间没有任何间距)。此种方式可以降低在N井结构区72的由底层的P+区到N+区的有效电阻，且可提高寄生SCR的触发电流，以减少无法预期的寄生SCR被触发的机会。
另外，N+区76可被省略，而仅存留P+区74于N井结构区72内部。P+区74以及N井区72仍可形成寄生SCR。
漏极连接到沟道的距离可以大于源极连接到沟道的距离(未于图6说明)。此为广泛的产业用法，可产生适当的漏极稳定电阻。
图8是表示为依据本发明的第二实施例的布局电路图。图9A到图9C是分别为图8中，由切线AA、BB以及CC所分割的剖面图。指叉结构NMOS可被一场效式装置来取代。而在图6的栅极指叉是由一场效氧化绝缘(field-oxide-isolation)区来取代；例如，此场效氧化绝缘为图8的STI区。图9A到图9C是与图7A到图7C相同。在图9B中，STI区84是形成于沟道区82上。在图8中，当半导体装置发生ESD时，其后的操作步骤皆与图6的半导体装置相同。
N井结构区72的图案可以被修改。例如，图10是表示为一N+区被区分为多个分开的N+子区域761。分开的N+子区域761所提供的接触面积是比其中一N+区76小，且在寄生BJT骤然导通(snapback)后，在27N井内形成较高的有效N井电阻。此具有高阻值的电阻将会降低SCR的触发电流。
图11是表示为于N井结构区的N+区是比P+区更靠近于指叉结构NMOS。依据此种方法，由于N+区76是可以更靠近指叉结构NMOS的源极区，因此，如图11中所式的半导体装置将具有较高的SCR触发电流。
另外，图12是表示两N+子区域761与P+区74的两末端分开的布局电路图。在图12中，用以导通寄生SCR的SCR触发电流将小于图11的实施例的SCR触发电流。
图13是表示为被延展的N+子区域761以界定P+区74两侧(左侧及右侧)的范围的布局电路图。可选择性地，N+子区域761包括多个分隔的类岛形N+区分布于N井结构区。可选择性地，N+子区域761包括多个类岛形N+区大体上地包围P+区74。对于P+区到N井结构接面之间的反馈偏压而言，由于越多的可延展的N井结构焊垫将可导致更大的障璧电位，因此，此半导体装置将比图10的实施例具有更高的SCR触发电流。
图13是表示P+区可分布于N井结构区的多个P+段所组成。此种可选择性的分布P+段可以被应用再所有实施例的所有P+区中。
图14是表示N井结构区72设置于焊垫68下的布局电路图。如前述可知，N井结构区72是可设计为短路至邻近的焊垫。因此，N井结构72可以完全地或部分地形成于焊垫68之下，如图14所示。另外，在前述的实施例中，每一N井结构区72皆可以被设置于焊垫68之下，在此便不再赘述。
P+集电环78的图形可以被修改。在图15A中，P+集电环78是包围指叉结构NMOS以及N井结构区72。
可选择性地，N井结构区72可以延展，用来实体地包围此指叉结构NMOS，如图16所示。此U型的N井结构区72可被视为三个N井区结构区包围指叉结构NMOS。其中之一是垂直于栅极指叉，而其余部分则则设置于指叉结构NMOS的每一侧。利用此种安排方式，当ESD发生时，可用以吸收更多的ESD电流，因此，可降低SCR触发电流。另外，在图16中，三个N井结构区可以互相耦接在一起。
另外，电源线可视为一第一电源线，且上述图式中的焊垫可以为一第二电源线取代。例如，一焊垫金属可以为一VDD电源总线金属或连接至一VDD电源总线的一导体，而第一电源线为一VSS电源总线。在此例中，ESD保护装置即成为一电源总线ESD保护装置。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (23)
1.一种半导体装置，可用以提高静电放电的容忍度，包括：
一焊垫，是配置于一第一导电型的一半导体基底；
一指叉结构晶体管，是配置于该半导体基底上，包括：
至少一第二导电型的一漏极区，且该漏极区是耦接至该焊垫；
该第二导电型的多个源极区，该多个源极区是耦接至一电源线；以及
形成于该半导体基底的多个沟道区，每一沟道区是配置于其中一源极区与至少一漏极区之间；
该第二导电型的一井状区，该井状区是配置于该半导体基底上，该井状区是以一第一方向延展，且该第一方向是与至少一沟道区的一沟道宽度方向形成一交角；以及
该第一导电型的一掺杂段，是被配置于该井状区且耦接至该焊垫。
2.根据权利要求1所述的半导体装置，其中，该交角为90℃。
3.根据权利要求1所述的半导体装置，其中，该井状区是耦接于该焊垫。
4.根据权利要求3所述的半导体装置，其中，该井状区具有该第二导电型的至少一接触区耦接至该焊垫。
5.根据权利要求4所述的半导体装置，其中，该接触区是设置于该接触区是被配置于该掺杂段与该指叉结构晶体管之间。
6.根据权利要求4所述的半导体装置，其中，该接触区是设置于该掺杂段是被配置于该接触区与该指叉结构晶体管之间。
7.根据权利要求4所述的半导体装置，其中，该接触区是与该掺杂段的末端保持一个间隙。
8.根据权利要求1所述的半导体装置，其中，该掺杂段是由该第一导电型的多个掺杂区所形成，该多个掺杂区是分布于该井状区。
9.根据权利要求1所述的半导体装置，其中，该井状区是配置于该指叉结构晶体管与该焊垫之间。
10.根据权利要求1所述的半导体装置，其中，该井状区是位于该焊垫上。
11.根据权利要求1所述的半导体装置，其中，该指叉结构晶体管具有多个栅极指叉，每一栅极指叉是对应于其中一沟道区。
12.根据权利要求1所述的半导体装置，其中，至少一栅极指叉是耦接至该电源线。
13.根据权利要求11所述的半导体装置，其中，至少一栅极指叉是耦接至一信号线。
14.根据权利要求1所述的半导体装置，其中，该指叉结构半导体为一场效氧化物晶体管，该场效氧化物晶体管包括多个隔离段，且每一隔离段与其中一该多个沟道区重迭。
15.根据权利要求1所述的半导体装置，其中，该半导体装置更包括该第一导电型的一集电环，该集电环是位于该半导体基底上，且耦接至该电源线，并延展环绕于至该指叉结构晶体管的三个侧边。
16.根据权利要求15所述的半导体装置，其中，该极电环是包围该指叉结构晶体管以及该井状区。
17.一种半导体集成电路的焊垫晶胞，包括：
一焊垫；
一晶体管形成于一第一导电型的一基底上；
一导电段，是配置于该焊垫与该晶体管之间，用以耦接该焊垫与该晶体管；
一第二导电型的井状区，是形成于该基底上，且与该晶体管保持一间隙；以及
一第一掺杂区，是配置于该井状区上；
其中，该井状区是大体上地被配置于该导电段之下；且该第一掺杂区是耦接至该导电段。
18.根据权利要求17所述的半导体集成电路的焊垫晶胞，其中，该第一掺杂区是属于该第一导电型。
19.根据权利要求18所述的半导体集成电路的焊垫晶胞，更包括该第二导电型的一第二掺杂区，该第二掺杂区是配置于该井状区且耦接至该导电段。
20.根据权利要求19所述的半导体集成电路的焊垫晶胞，其中，该第一掺杂区是配置于该第二掺杂区以及该晶体管之间。
21.根据权利要求17所述的半导体集成电路的焊垫晶胞，其中，该晶体管是形成于一有源区，该有源区是被一隔离区包围，且该井状区是与该有源区保持一少于20.1um的间距。
22.根据权利要求21所述的半导体集成电路的焊垫晶胞，其中，该井状区是与该有源区保持一少于5.1um的间距。
23.根据权利要求22所述的半导体集成电路的焊垫晶胞，其中，该井状区是与该有源区保持一少于2.1um的间距。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/796,966 US6849902B1 (en) | 2004-03-11 | 2004-03-11 | Input/output cell with robust electrostatic discharge protection |
| US10/796,966 | 2004-03-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1667826A true CN1667826A (zh) | 2005-09-14 |
| CN100446238C CN100446238C (zh) | 2008-12-24 |
Family
ID=34080926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100778368A Active CN100446238C (zh) | 2004-03-11 | 2004-09-15 | 具有稳健的静电放电保护的输入/输出晶胞 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6849902B1 (zh) |
| CN (1) | CN100446238C (zh) |
| TW (1) | TWI236131B (zh) |
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| CN102856280A (zh) * | 2012-09-20 | 2013-01-02 | 格科微电子（上海）有限公司 | 焊盘和芯片 |
| WO2017152414A1 (zh) * | 2016-03-11 | 2017-09-14 | 江南大学 | 一种具有强电压钳制和esd鲁棒性的嵌入式高压ldmos-scr器件 |
| CN113497030A (zh) * | 2020-04-08 | 2021-10-12 | 新唐科技股份有限公司 | 半导体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10102359A1 (de) * | 2001-01-19 | 2002-08-01 | Siemens Ag | Schaltungsanordnung mit in Chips angeordneten Halbleiterbauelementen |
| KR100645039B1 (ko) * | 2003-12-15 | 2006-11-10 | 삼성전자주식회사 | 정전기 방전 보호 소자 및 그 제조방법 |
| US7135748B2 (en) * | 2004-10-26 | 2006-11-14 | Power Integrations, Inc. | Integrated circuit with multi-length output transistor segment |
| TWI271851B (en) * | 2005-07-15 | 2007-01-21 | Silicon Integrated Sys Corp | Seal-ring structure of electrostatic discharge circuitry |
| TW200731500A (en) * | 2006-02-15 | 2007-08-16 | Realtek Semiconductor Corp | Electrostatic discharge protection circuit for avoiding circuit latch-up and method thereof |
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| US8184414B2 (en) * | 2008-07-30 | 2012-05-22 | Qualcomm Incorporated | Method and apparatus for forming I/O clusters in integrated circuits |
| JP6100026B2 (ja) * | 2013-03-06 | 2017-03-22 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
| TWI538154B (zh) * | 2013-10-23 | 2016-06-11 | 美商微晶片科技公司 | 晶片與靜電放電保護元件及其製造方法 |
| TWI574372B (zh) * | 2016-03-31 | 2017-03-11 | 旺宏電子股份有限公司 | 靜電放電保護裝置及其應用 |
| US10741543B2 (en) * | 2017-11-30 | 2020-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Device including integrated electrostatic discharge protection component |
| US10304820B1 (en) * | 2018-03-30 | 2019-05-28 | Macronix International Co., Ltd. | Electrostatic discharge protection apparatus and applications thereof |
| US11749674B2 (en) * | 2021-04-01 | 2023-09-05 | Changxin Memory Technologies, Inc. | Electrostatic discharge protection circuit |
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| US5430595A (en) * | 1993-10-15 | 1995-07-04 | Intel Corporation | Electrostatic discharge protection circuit |
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| TW393755B (en) | 1998-09-02 | 2000-06-11 | Winbond Electronics Corp | The electrostatic protecting structure of semiconductor |
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| CN1167129C (zh) * | 2000-11-16 | 2004-09-15 | 世界先进积体电路股份有限公司 | 静电放电防护元件及相关的电路 |
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- 2004-08-16 TW TW093124520A patent/TWI236131B/zh active
- 2004-09-15 CN CNB2004100778368A patent/CN100446238C/zh active Active
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| CN113497030A (zh) * | 2020-04-08 | 2021-10-12 | 新唐科技股份有限公司 | 半导体装置 |
| CN113497030B (zh) * | 2020-04-08 | 2023-09-08 | 新唐科技股份有限公司 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI236131B (en) | 2005-07-11 |
| CN100446238C (zh) | 2008-12-24 |
| TW200531258A (en) | 2005-09-16 |
| US6849902B1 (en) | 2005-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |