CN113497030B - 半导体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims description 27
- 238000003466 welding Methods 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 40
- 239000000463 material Substances 0.000 description 7
- 102100033587 DNA topoisomerase 2-alpha Human genes 0.000 description 6
- 102100040401 DNA topoisomerase 3-alpha Human genes 0.000 description 6
- 101000801505 Homo sapiens DNA topoisomerase 2-alpha Proteins 0.000 description 6
- 101000611068 Homo sapiens DNA topoisomerase 3-alpha Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- -1 phosphorus ions Chemical class 0.000 description 6
- 101001042415 Cratylia mollis Mannose/glucose-specific lectin Cramoll Proteins 0.000 description 5
- 102100024607 DNA topoisomerase 1 Human genes 0.000 description 5
- 102100029775 Eukaryotic translation initiation factor 1 Human genes 0.000 description 5
- 101000830681 Homo sapiens DNA topoisomerase 1 Proteins 0.000 description 5
- 101001012787 Homo sapiens Eukaryotic translation initiation factor 1 Proteins 0.000 description 5
- 101000643378 Homo sapiens Serine racemase Proteins 0.000 description 5
- AIXMJTYHQHQJLU-UHFFFAOYSA-N chembl210858 Chemical compound O1C(CC(=O)OC)CC(C=2C=CC(O)=CC=2)=N1 AIXMJTYHQHQJLU-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910001449 indium ion Inorganic materials 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体装置，用以保护内部电路，包括晶体管以及静电放电保护装置。晶体管包括栅极端、耦接至内部电路的源极端、耦接至输入/输出焊垫的漏极端以及耦接至接地端的基极端。静电放电保护装置耦接于输入/输出焊垫以及接地端之间。当输入/输出焊垫接收到静电放电电流时，静电放电保护装置将静电放电电流排除至接地端。
Description
技术领域
本发明涉及一种半导体装置以及半导体结构，特别涉及一种作为静电保护的半导体装置以及半导体结构。
背景技术
集成电路是可因各种不同的静电放电事件而导致严重的损毁，一个主要的静电放电机制是来自于人体，称之为人体放电模式(Human Body Model,HBM)，人体于100毫微秒(Nano-second)左右的时间内，产生数安培的尖端电流至集成电路而将电路烧毁。第二种静电放电机制是来自于金属物体，称之为机器放电模式(Machine Model,MM)，其产生较人体放电模式更高上许多的上升时间以及电流位准。第三种静电放电机制是为组件充电模式(Charged-Device Model,CDM)，其中集成电路本身累积电荷并在上升时间不到0.5毫微秒的时间内，放电至接地端。因此，我们需要有效的静电放电保护装置来保护集成电路免于静电放电的危害。
发明内容
有鉴于此，本发明提出一种半导体装置，用以保护一内部电路。所述半导体装置包括一晶体管以及一静电放电保护装置。所述晶体管包括一栅极端、一源极端、一漏极端以及一基极端，其中所述源极端耦接至所述内部电路，所述漏极端耦接至一输入/输出焊垫，所述基极端耦接至一接地端。所述静电放电保护装置耦接于所述输入/输出焊垫以及所述接地端之间，其中当所述输入/输出焊垫接收到一静电放电电流时，所述静电放电保护装置将所述静电放电电流排除至所述接地端。
根据本发明的一实施例，所述晶体管包括一半导体基板、一第一井区、一第二井区、一第三井区以及一第四井区。所述半导体基板具有一第一导电型。所述第一井区具有一第二导电型，且形成于所述半导体基板中。所述第二井区具有所述第二导电型，且形成于所述第一井区中。所述第三井区具有所述第一导电型，形成于所述半导体基板中且与所述第一井区相互连接。所述第四井区具有所述第一导电型，形成于所述第一井区中，且位于所述第二井区以及所述第三井区之间。所述第一顶掺杂区具有所述第一导电型，形成于所述第一井区中且位于所述第二井区以及所述第四井区之间，其中所述第一顶掺杂区是与所述第二井区相互连接。所述第二顶掺杂区具有所述第一导电型，形成于所述第四井区中。所述第一掺杂区具有所述第一导电型，形成于所述第二顶掺杂区中，其中所述第一掺杂区形成所述栅极端。所述第三掺杂区具有所述第二导电型，形成于所述第二井区中，其中所述第三掺杂区形成所述漏极端。所述第四掺杂区具有所述第二导电型，形成于所述第一井区中且位于所述第三井区以及所述第四井区之间，其中所述第四掺杂区形成所述源极端。所述第五掺杂区具有所述第一导电型，形成于所述第三井区中，其中所述第五掺杂区形成所述基极端。
根据本发明的一实施例，所述静电放电保护装置包括一第五井区、一第三顶掺杂区、一第六掺杂区、一第七掺杂区、一第八掺杂区、一第一栅极结构以及一第二栅极结构。所述第五井区具有所述第一导电型，形成于所述半导体基板中且与所述第一井区相邻。所述第三顶掺杂区具有所述第一导电型，形成于所述第一井区中且位于所述第二井区以及所述第五井区之间，其中所述第三顶掺杂区是与所述第二井区相互连接。所述第六掺杂区具有所述第二导电型，形成于所述第二井区中。所述第七掺杂区具有所述第一导电型，形成于所述第五井区中。所述第八掺杂区具有所述第二导电型，形成于所述第五井区中，且位于所述第一井区以及所述第七掺杂区之间。所述第一栅极结构形成于所述第三顶掺杂区之上，其中所述第六掺杂区以及所述第一栅极结构耦接至所述输入/输出焊垫。所述第二栅极结构形成于所述第一井区以及所述第五井区之上，且位于所述第三顶掺杂区以及所述第八掺杂区之间，其中所述第二栅极结构、所述第七掺杂区以及所述第八掺杂区是耦接至所述接地端。
根据本发明的一实施例，所述静电放电保护装置是为一静电放电保护晶体管。
根据本发明的另一实施例，所述静电放电保护装置更包括一第九掺杂区。所述第九掺杂区具有所述第一导电型，形成于所述第一井区中，且与所述第六掺杂区相互连接，其中所述第九掺杂区是耦接至所述输入/输出焊垫，其中所述晶体管的所述栅极端是为一浮接状态。
根据本发明的另一实施例，所述晶体管更包括一第二掺杂区。所述第二掺杂区具有所述第二导电型，形成于所述第二顶掺杂区中，且与所述第一掺杂区相互连接。
根据本发明的一实施例，所述第一掺杂区是位于所述第二掺杂区以及所述第三掺杂区之间。
根据本发明的另一实施例，所述第二掺杂区是位于所述第一掺杂区以及所述第三掺杂区之间。
根据本发明的另一实施例，所述栅极端是耦接至所述接地端。
根据本发明的一实施例，当所述漏极端接收所述静电放电电流时，所述第三掺杂区、所述第一掺杂区以及所述第二掺杂区形成一双极性晶体管，用以将所述静电放电电流经所述栅极端排除至所述接地端，进而保护所述内部电路。
根据本发明的一实施例，所述第一掺杂区、所述第四掺杂区以及所述第五掺杂区是围绕所述第三掺杂区。
根据本发明的一实施例，所述第七掺杂区以及所述第八掺杂区是围绕所述第六掺杂区。
根据本发明的一实施例，所述第三掺杂区以及所述第六掺杂区相互连接，所述第一掺杂区、所述第三掺杂区、所述第四掺杂区、所述第五掺杂区、所述第六掺杂区、所述第七掺杂区以及所述第八掺杂区共同形成一环绕结构。
附图说明
图1是显示根据本发明的一实施例所述的集成电路的电路图；
图2是显示根据本发明的另一实施例所述的集成电路的电路图；
图3是显示根据本发明的又一实施例所述的集成电路的电路图；
图4是显示根据本发明的一实施例所述的晶体管的剖面图；
图5是显示根据本发明的一实施例所述的静电放电保护晶体管的剖面图；
图6是显示根据本发明的一实施例所述的晶体管以及静电放电保护晶体管的上视图；
图7是显示根据本发明的一实施例所述的硅控整流器的剖面图；
图8是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；
图9是显示根据本发明的另一实施例所述的晶体管的剖面图；
图10是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；
图11是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；
图12是显示根据本发明的又一实施例所述的晶体管的剖面图；
图13是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；
图14是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；
图15是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；以及
图16是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图。
【符号说明】
100、200、300、700、集成电路
110、400、900、1200、晶体管
120、输入/输出焊垫
130、内部电路
140、静电放电保护装置
240、500、静电放电保护晶体管
340、700、硅控整流器
600、800、1000、1100、1300、1400、电路布局
R、电阻
G、栅极端
S、源极端
D、漏极端
B、基极端
IESD、静电放电电流
SUB、半导体基板
W1、第一井区
W2、第二井区
W3、第三井区
W4、第四井区
W5、第五井区
TOP1、第一顶掺杂区
TOP2、第二顶掺杂区
TOP3、第三顶掺杂区
D1、第一掺杂区
D2、第二掺杂区
D3、第三掺杂区
D4、第四掺杂区
D5、第五掺杂区
D6、第六掺杂区
D7、第七掺杂区
D8、第八掺杂区
D9、第九掺杂区
ISO1、第一隔离结构
ISO2、第二隔离结构
ISO3、第三隔离结构
ISO4、第四隔离结构
ISO5、第五隔离结构
ISO6、第六隔离结构
ISO7、第七隔离结构
PLY1、第一栅极结构
PLY2、第二栅极结构
IC1、第一内连结构
IC2、第二内连结构
IC3、第三内连结构
IC4、第四内连结构
IC5、第五内连结构
IC6、第六内连结构
IC7、第七内连结构
IC8、第八内连结构
IC9、第九内连结构
EG1、第一栅极电极
ED1、第一漏极电极
ES1、第一源极电极
EB1、第一基极电极
EG2、第二栅极电极
ED2、第二漏极电极
ES2、第二源极电极
EB2、第二基极电极
具体实施方式
以下针对本发明一些实施例的组件基底、半导体装置及半导体装置的制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明一些实施例的不同样态。以下所述特定的组件及排列方式仅为简单清楚描述本发明一些实施例。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述附图的一个组件对于另一组件的相对关系。能理解的是，如果将附图的装置翻转使其上下颠倒，则所叙述在“较低”侧的组件将会成为在“较高”侧的组件。
在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种组件、组成成分、区域、层、及/或部分，这些组件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的组件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一组件、组成成分、区域、层、及/或部分可在不偏离本发明一些实施例的教示的情况下被称为一第二组件、组成成分、区域、层、及/或部分。
除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与本发明所属领域技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。
本发明一些实施例可配合附图一并理解，本发明实施例的附图亦被视为本发明实施例说明的一部分。需了解的是，本发明实施例的附图并未以实际装置及组件的比例绘示。在附图中可能夸大实施例的形状与厚度以便清楚表现出本发明实施例的特征。此外，附图中的结构及装置是以示意的方式绘示，以便清楚表现出本发明实施例的特征。
在本发明一些实施例中，相对性的用语例如“下”、“上”、“水平”、“垂直”、“之下”、“之上”、“顶部”、“底部”等等应被理解为该段以及相关附图中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作。而关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构是直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。
本发明的实施例是揭露半导体装置的实施例，且所述实施例可被包含于例如微处理器、存储元件及/或其他组件的集成电路(integrated circuit,IC)中。所述集成电路也可包含不同的被动和主动微电子组件，例如薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor,MIMCAP)、电感、二极管、金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor field-effecttransistors,MOSFETs)、互补式MOS晶体管、双载子接面晶体管(bipolar junctiontransistors,BJTs)、横向扩散型MOS晶体管、高功率MOS晶体管或其他类型的晶体管。在本发明所属领域技术人员可以了解也可将半导体装置使用于包含其他类型的半导体组件于集成电路之中。
图1是显示根据本发明的一实施例所述的集成电路的电路图。如图1所示，集成电路100包括晶体管110、输入/输出焊垫120、电阻R、内部电路130以及静电放电保护装置140。晶体管110包括栅极端G、源极端S、漏极端D以及基极端B，其中基极端B是耦接至接地端，漏极端D是耦接至输入/输出焊垫120，源极端S是透过电阻R而耦接至内部电路130。根据本发明的一实施例，栅极端G是为浮接状态。根据本发明的一实施例，晶体管110是为接面场效晶体管。静电放电保护装置140耦接于输入/输出焊垫120以及接地端之间。
根据本发明的一实施例，当输入/输出焊垫120接收到因静电放电而产生的静电放电电流IESD时，静电放电保护装置140将静电放电电流IESD排除至接地端，使得静电放电电流IESD不会流经内部电路130而造成内部电路130损坏。当正常工作时，晶体管110的栅极端G是耦接至接地端，输入/输出焊垫120耦接至内部电路130使得内部电路130正常动作，并且静电放电保护装置140不影响内部电路130的效能。
图2是显示根据本发明的另一实施例所述的集成电路的电路图。将图2的集成电路200与图1的集成电路100相比，静电放电保护装置140是为静电放电保护晶体管240。根据本发明的一实施例，静电放电保护晶体管240是为栅极端接地的晶体管。当输入/输出焊垫120接收到静电放电电流IESD时，静电放电保护晶体管240的寄生双极性接面晶体管导通而将静电放电电流IESD排除至接地端。
图3是显示根据本发明的又一实施例所述的集成电路的电路图。将图3的集成电路300与图1的集成电路100相比，静电放电保护装置140是为硅控整流器340。当输入/输出焊垫120接收到静电放电电流IESD时，硅控整流器340导通而将静电放电电流IESD排除至接地端。
图4是显示根据本发明的一实施例所述的晶体管的剖面图。根据本发明的一实施例，晶体管400是对应至图1的晶体管110。如图4所示，晶体管400包括半导体基板SUB、第一井区W1、第二井区W2、第三井区W3以及第四井区W4。
半导体基板SUB具有第一导电型。根据本发明的一实施例，半导体基板SUB是为硅基板。根据本发明的其他实施例，半导体基板SUB亦可为具有第一导电型的轻掺杂的半导体基板。
第一井区W1形成于半导体基板SUB中，且具有第二导电型。根据本发明的一实施例，第一导电型为P型，第二导电型为N型。根据本发明的一实施例，第一井区W1可藉由离子布植步骤形成。例如，可于预定第一井区W1的区域布植磷离子或砷离子以形成第一井区W1。
第二井区W2形成于第一井区W1中，具有第二导电型。根据本发明的一实施例，第二井区W2可藉由离子布植步骤形成。例如，可于预定第二井区W2的区域布植磷离子或砷离子以形成第二井区W2。
第三井区W3形成于半导体基板SUB中，且与第一井区W1相互连接，其中第三井区W3具有第一导电型。根据本发明的一实施例，第三井区W3亦可藉由离子布植步骤形成。例如，可于预定形成第三井区W3的区域布植硼离子或铟离子以形成第三井区W3。在本实施例中，第三井区W3的掺杂浓度高于半导体基板SUB的掺杂浓度。
第四井区W4形成于第一井区W1中，且位于第二井区W2以及第三井区之间W3，其中，第四井区W4具有第一导电型。根据本发明的一实施例，第四井区W4亦可藉由离子布植步骤形成。例如，可于预定形成第四井区W4的区域布植硼离子或铟离子以形成第四井区W4。在本实施例中，第四井区W4的掺杂浓度高于半导体基板SUB的掺杂浓度。
根据本发明的一实施例，第一导电型以及第二导电型是为不同。换句话说，第一井区W1以及第二井区W2具有相同的导电型，半导体基板SUB、第三井区W3以及第四井区W4具有相同的导电型。
如图4所示，晶体管400更包括第一顶掺杂区TOP1以及第二顶掺杂区TOP2。第一顶掺杂区TOP1形成于第一井区W1中，且位于第二井区W2以及第四井区之间W4，其中第一顶掺杂区TOP1具有第一导电型。根据本发明的一实施例，第一顶掺杂区TOP1是与第二井区W2相互连接。第二顶掺杂区TOP2形成于第四井区W4中，且具有第一导电型。
如图4所示，晶体管400更包括第一掺杂区D1、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5。第一掺杂区D1是形成于第二顶掺杂区TOP2中，且具有第一导电型。根据本发明的一实施例，第一掺杂区D1的掺杂浓度高于第二顶掺杂区TOP2的掺杂浓度且高于第四井区W4的掺杂浓度。
第三掺杂区D3是形成于第二井区W2中，且具有第二导电型。根据本发明的一实施例，第三掺杂区D3的掺杂浓度高于第二井区W2的掺杂浓度。第四掺杂区D4形成于第一井区W1中，具有第二导电型。
如图4所示，第四掺杂区D4位于第三井区W3以及第四井区W4之间。根据本发明的一实施例，第四掺杂区D4的掺杂浓度高于第三井区W3的掺杂浓度。
第五掺杂区D5形成于第三井区W3中，具有第一导电型。根据本发明的一实施例，第五掺杂区D5的掺杂浓度高于第三井区W3的掺杂浓度。
如图4所示，晶体管400更包括第一隔离结构ISO1、第二隔离结构ISO2、第三隔离结构ISO3以及第四隔离结构ISO4。第一隔离结构ISO1位于第一掺杂区D1以及第三掺杂区D3之间，用以分隔第一掺杂区D1以及第三掺杂区D3。
如图4所示，第一隔离结构ISO1直接接触第一掺杂区D1以及第三掺杂区D3，但并非用以限定本发明。根据本发明的其他实施例，第一隔离结构ISO1并未接触第一掺杂区D1以及第三掺杂区D3的至少一者。
第二隔离结构ISO2位于第一掺杂区D1以及第四掺杂区D4之间，用以分隔第一掺杂区D1以及第四掺杂区D4。如图2所示，第二隔离结构ISO2直接接触第一掺杂区D1以及第四掺杂区D4，但并非用以限定本发明。根据本发明之其他实施例，第二隔离结构ISO2并未接触第一掺杂区D1以及第四掺杂区D4的至少一者。
第三隔离结构ISO3位于第四掺杂区D4以及第五掺杂区D5之间，用以分隔第四掺杂区D4以及第五掺杂区D5。如图2所示，第三隔离结构ISO3直接接触第四掺杂区D4以及第五掺杂区D5，但并非用以限定本发明。根据本发明的其他实施例，第三隔离结构ISO3并未接触第四掺杂区D4以及第五掺杂区D5的至少一者。
第四隔离结构ISO4相邻于第五掺杂区D5，用以将第五掺杂区D5与其他半导体结构分隔。如图4所示，第四隔离结构ISO4直接接触第五掺杂区D5，但并非用以限定本发明。根据本发明的其他实施例，第四隔离结构ISO4并未接触第五掺杂区D5。
如图4所示，晶体管400更包括第一内连结构IC1、第二内连结构IC2、第三内连结构IC3以及第四内连结构IC4。第一内连结构IC1用以将第一掺杂区D1电性连接至第一栅极电极EG1，其中第一栅极电极EG1是对应至图1的晶体管110的栅极端G，其中栅极端G是为浮接状态。
第二内连结构IC2用以将第三掺杂区D3电性连接至第一漏极电极ED1，其中第一漏极电极ED1是对应至图1的晶体管110的漏极端D。换句话说，第一漏极电极ED1是耦接至图1的输入/输出焊垫120。第三内连接购IC3用以将第四掺杂区D4电性连接至第一源极电极ES1，其中第一源极电极ES1是对应至图1的晶体管110的源极端S。换句话说，第一源极电极ES1是透过图1的电阻R而耦接至内部电路130。
第四内连结构IC4用以将第五掺杂区D5电性连接至第一基极电极EB1，其中第一基极电极EB1是对应至图1的晶体管110的基极端B。换句话说，第一基极电极EB1是耦接至接地端。
根据本发明的一实施例，第一栅极电极EG1、第一漏极电极ED1、第一源极电极ES1以及第一基极电极EB1可利用相同或不同的金属层而实现。
图5是显示根据本发明的一实施例所述的静电放电保护晶体管的剖面图，其中静电放电保护晶体管500是对应至图2的静电放电保护晶体管240。如图5所示，静电放电保护晶体管500包括半导体基板SUB、第一井区W1、第二井区W2、第五井区W5以及第三顶掺杂区TOP3。
根据本发明的一实施例，静电放电保护晶体管500的半导体基板SUB是与图4的半导体基板SUB相同，静电放电保护晶体管500的第一井区W1是与图4的第一井区W1相同。换句话说，静电放电保护晶体管500是与晶体管400相互连接，且形成于相同的半导体基板SUB上。
第五井区W5形成于半导体基板W5中，与第一井区W1相邻，且具有第一导电型。第三顶掺杂区TOP3是形成于第一井区W1中，位于第二井区W2以及第五井区W5之间，且与第二井区W2相互连接，其中第三顶掺杂区TOP3具有第一导电型。
如图5所示，静电放电保护晶体管500更包括第六掺杂区D6、第七掺杂区D7以及第八掺杂区D8。第六掺杂区D6形成于第二井区W2中，具有第二导电型。第七掺杂区D7形成于第五井区W5中，具有第一导电型。第八掺杂区D8形成于第五井区D5中，位于第一井区W1以及第七掺杂区D7之间，且具有第二导电型。
如图5所示，静电放电保护晶体管500更包括第五隔离结构ISO5、第六隔离结构ISO6以及第七隔离结构ISO7。第五隔离结构ISO5位于第六掺杂区D6以及第五井区W5之间，且位于第三顶掺杂区TOP3之上。如图5所示，第五隔离结构ISO5并未接触第六掺杂区D6以及第五井区W5，但并非用以限定本发明。根据本发明的其他实施例，第五隔离结构ISO5可直接接触第六掺杂区D6。
第六隔离结构ISO6位于第七掺杂区D7以及第八掺杂区D8之间，用以分隔第七掺杂区D7以及第八掺杂区D8。如图5所示，第六隔离结构ISO6直接接触第七掺杂区D7以及第八掺杂区D8，但并非用以限定本发明。根据本发明的其他实施例，第六隔离结构ISO6并未接触第七掺杂区D7以及第八掺杂区D8的至少一者。
第七隔离结构ISO7相邻于第七掺杂区D7，用以将第七掺杂区D7与其他半导体结构分隔。如图5所示，第七隔离结构ISO7直接接触第七掺杂区D7，但并非用以限定本发明。根据本发明的其他实施例，第七隔离结构ISO7并未接触第七掺杂区D7。
如图5所示，静电放电保护晶体管500更包括第一栅极结构PLY1以及第二栅极结构PLY2。第一栅极结构PLY1是形成于第三顶掺杂区TOP3之上，且覆盖第五隔离结构ISO5。第二栅极结构PLY2形成于第一井区W1以及第五井区W5之上，位于第三顶掺杂区TOP3以及第八掺杂区D8之间，且覆盖第五隔离结构ISO5。
如图5所示，静电放电保护晶体管500更包括第五内连结构IC5、第六内连结构IC6、第七内连结构IC7、第八内连结构IC8以及第九内连结构IC9。第五内连结构IC5用以将第六掺杂区D6电性连接至第二漏极电极ED2。第六内连结构IC6用以将第一栅极结构PLY1电性连接至第二极极电极ED2，其中第二漏极电极ED2是耦接至输入/输出焊垫120。
第七内连结构IC7用以将第七掺杂区D7电性连接至第二基极电极EB2，第八内连结构IC8用以将第八掺杂区D8电性连接至第二源极电极ES2，第九内连结构IC9用以将第二栅极结构PLY2电性连接至第二栅极电极EG2，其中第二栅极电极EG2、第二源极电极ES2以及第二基极电极EB2皆耦接至接地端。
根据本发明的一实施例，当输入/输出焊垫120接收到静电放电电流IESD时，第六掺杂区D6、第七掺杂区D7以及第八掺杂区D8形成的寄生双极性接面晶体管导通，并将静电放电电流IESD快速排除至接地端，进而保护晶体管110以及内部电路130免于崩溃而损坏。
图6是显示根据本发明的一实施例所述的晶体管以及静电放电保护晶体管的上视图。如图6所示，点A至点A’的虚线的剖面图是如图4所示，点X至点X’的虚线的剖面图是如图5所示。换句话说，晶体管400以及静电放电保护晶体管500是形成一环绕结构。
如图6所示，电路布局600的第一掺杂区D1、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5，是以第三掺杂区D3为中心而形成环绕结构，其中电路布局600的第一掺杂区D1、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5的排列方式是如图4所示。
电路布局600的第六掺杂区D6、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8是以第六掺杂区D6为中心而形成环绕结构，其中第六掺杂区D6、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8是以第六掺杂区D6的排列方式是如图5所示。
如图6所示，第三掺杂区D3以及第六掺杂区D6相互连接，而形成环绕结构的中心，并且第五掺杂区D5是与第七掺杂区D7相连接。根据本发明的一实施例，电路布局600是对应至图2的晶体管110以及静电放电保护晶体管240。
图7是显示根据本发明的一实施例所述的硅控整流器的剖面图，其中硅控整流器700是对应至图3的硅控整流器340。将图7的硅控整流器700与图5的静电放电保护晶体管500相比，硅控整流器700更包括第九掺杂区D9。
第九掺杂区D9形成于第一井区W1中，与第六掺杂区D6相互连接，并且第九掺杂区D9具有第一导电型。如图7所示，第五内连结构IC5是将第六掺杂区D6以及第九掺杂区D9，耦接至第二漏极电极ED2，其中第二漏极电极ED2是耦接至输入/输出焊垫120。
如图7所示，第五隔离结构ISO5位于第九掺杂区D9以及第五井区W5之间，且位于第三顶掺杂区TOP3之上。如图7所示，第五隔离结构ISO5并未接触第九掺杂区D9以及第五井区W5，但并非用以限定本发明。根据本发明的其他实施例，第五隔离结构ISO5可直接接触第九掺杂区D9。
根据本发明的一实施例，当输入/输出焊垫120接收到静电放电电流IESD时，第六掺杂区D6、第九掺杂区D9、第七掺杂区D7以及第八掺杂区D8形成的硅控整流器导通，并将静电放电电流IESD快速排除至接地端，进而保护晶体管110以及内部电路130免于崩溃而损坏。
图8是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图。如图8所示，点A至点A’的虚线的剖面图是如图4所示，点X至点X”的虚线的剖面图是如图7所示。换句话说，晶体管400以及静电放电保护晶体管700是形成一环绕结构。
如图8所示，电路布局800的第一掺杂区D1、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5，其中电路布局800的第一掺杂区D1、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5的排列方式是如图4所示。
电路布局800的第六掺杂区D6、第九掺杂区D9、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8是以第六掺杂区D6为中心而形成环绕结构，其中第六掺杂区D6、第九掺杂区D9、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8是以第六掺杂区D6的排列方式是如图7所示。
如图8所示，第三掺杂区D3以及第六掺杂区D6相互连接，而形成环绕结构的中心，并且第五掺杂区D5是与第七掺杂区D7相连接。根据本发明的一实施例，电路布局800是对应至图3的晶体管110以及硅控整流器340。
图9是显示根据本发明的另一实施例所述的晶体管的剖面图。将图9的晶体管900与图4的晶体管400相比，晶体管900更包括第二掺杂区D2。如图9所示，第二掺杂区D2是形成于第二顶掺杂区TOP2中，且与第一掺杂区D1相互连接，并且第二掺杂区D2具有第二导电型。如图9所示，第二掺杂区D2是位于第一掺杂区D1以及第三掺杂区D3之间，其中第一内连结构IC1将第一掺杂区D1以及第二掺杂区D2一并电性连接至第一栅极电极EG1。
根据本发明的一实施例，第一栅极电极EG1是耦接至接地端。根据本发明的一实施例，当图1的晶体管110的栅极端G是耦接至接地端，晶体管900是对应至图1的晶体管110。当图1的输入/输出焊垫120接收到静电放电电流IESD时，对应至晶体管110的晶体管900的第一掺杂区D1、第二掺杂区D2以及第三掺杂区D3形成的寄生双极性接面晶体管导通，使得静电放电电流IESD得以经由栅极电极EG而快速排除至接地端。
因此，晶体管900的寄生的双极性接面晶体管以及静电放电保护装置140相结合，可以进一步提升内部电路130的保护能力。换句话说，图9的晶体管900与图5的静电放电保护晶体管500相结合以及图9的晶体管900与图7的硅控整流器700相结合，能够进一步提升晶体管110以及内部电路130抗静电放电的耐受程度。
图10是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图。如图11所示，点A至点A”的虚线的剖面图是如图9所示，点X至点X’的虚线的剖面图是如图5所示。换句话说，晶体管900以及静电放电保护晶体管500是形成一环绕结构。
如图10所示，电路布局1000的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5，是以第三掺杂区D3为中心而形成环绕结构，其中电路布局1100的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5的排列方式是如图9所示。
电路布局1000的第六掺杂区D6、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8是以第六掺杂区D6为中心而形成环绕结构，其中第六掺杂区D6、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8的排列方式是如图5所示。
如图10所示，第三掺杂区D3以及第六掺杂区D6相互连接，而形成环绕结构的中心，并且第五掺杂区D5是与第七掺杂区D7相连接。根据本发明的一实施例，电路布局1000是对应至图2的晶体管110以及静电放电保护晶体管240，其中图2的晶体管110的栅极端G是耦接至接地端。
图11是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图。如图11所示，点A至点A”的虚线的剖面图是如图9所示，点X至点X”的虚线的剖面图是如图7所示。换句话说，晶体管900以及静电放电保护晶体管700是形成一环绕结构。
如图11所示，电路布局1100的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5，其中电路布局800的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5的排列方式是如图9所示。
电路布局1100的第六掺杂区D6、第九掺杂区D9、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8是以第六掺杂区D6为中心而形成环绕结构，其中第六掺杂区D6、第九掺杂区D9、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8的排列方式是如图7所示。
如图11所示，第三掺杂区D3以及第六掺杂区D6相互连接，而形成环绕结构的中心，并且第五掺杂区D5是与第七掺杂区D7相连接。根据本发明的一实施例，电路布局1100是对应至图3的晶体管110以及硅控整流器340，其中图3的晶体管110的栅极端G是耦接至接地端。
图12是显示根据本发明的又一实施例所述的晶体管的剖面图。将图12的晶体管1200与图9的晶体管900相比，晶体管1200的第一掺杂区D1是位于第二掺杂区D2以及第三掺杂区D3之间。根据本发明的一实施例，图9的晶体管900的电流增益是大于图12的晶体管1200的电流增益，其中电流增益是为双极性接面晶体管的集极电流与基极电流的比值。
图13是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图。如图13所示，点A至点A”的虚线的剖面图是如图12所示，点X至点X’的虚线的剖面图是如图5所示。换句话说，晶体管1200以及静电放电保护晶体管500是形成一环绕结构。
如图13所示，电路布局1300的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5，是以第三掺杂区D3为中心而形成环绕结构，其中电路布局1300的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5的排列方式是如图12所示。将图13的电路布局1300与图10的电路布局1000相比，差异在于第一掺杂区D1以及第二掺杂区D2的相对位置。
电路布局1300的第六掺杂区D6、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8是以第六掺杂区D6为中心而形成环绕结构，其中第六掺杂区D6、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8的排列方式是如图5所示。
如图13所示，第三掺杂区D3以及第六掺杂区D6相互连接，而形成环绕结构的中心，并且第五掺杂区D5是与第七掺杂区D7相连接。根据本发明的一实施例，电路布局1300是对应至图2的晶体管110以及静电放电保护晶体管240，其中图2的晶体管110的栅极端G是耦接至接地端。
图14是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图。如图14所示，点A至点A”的虚线的剖面图是如图12所示，点X至点X”的虚线的剖面图是如图7所示。换句话说，晶体管1200以及静电放电保护晶体管700是形成一环绕结构。
如图14所示，电路布局1400的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5，其中电路布局800的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5的排列方式是如图12所示。
电路布局1400的第六掺杂区D6、第九掺杂区D9、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8是以第六掺杂区D6为中心而形成环绕结构，其中第六掺杂区D6、第九掺杂区D9、第一栅极结构PLY1、第二栅极结构PLY2、第七掺杂区D7以及第八掺杂区D8的排列方式是如图7所示。
如图14所示，第三掺杂区D3以及第六掺杂区D6相互连接，而形成环绕结构的中心，并且第五掺杂区D5是与第七掺杂区D7相连接。根据本发明的一实施例，电路布局1400是对应至图3的晶体管110以及硅控整流器340，其中图3的晶体管110的栅极端G是耦接至接地端。
图15是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图。如图15所示，点A至点A’的虚线的剖面图是如图4所示，点X至点X’的虚线的剖面图是如图5所示。换句话说，晶体管400以及静电放电保护晶体管500是为交叉间隔而形成电路布局1500的一环绕结构。
图16是显示根据本发明的另一实施例所述的晶体管以及静电放电保护晶体管的上视图。如图16所示，点A至点A’的虚线的剖面图是如图4所示，点X至点X”的虚线的剖面图是如图7所示。换句话说，晶体管400以及静电放电保护晶体管700是为交叉间隔而形成电路布局1600的一环绕结构。
本发明提出了能够与晶体管相结合的静电放电保护装置，使得在增加有限的电路面积的情况下，提升集成电路的静电保护能力。本发明更提出了晶体管本身的静电放电保护能力，在搭配静电放电保护组件后，静电放电保护能力更提升至另一崭新的程度。
虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属领域技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属领域技术人员可从本发明一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明一些实施例使用。因此，本发明的保护范围包括所述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本发明的保护范围也包括各个申请专利范围及实施例的组合。
Claims (12)
1.一种半导体装置，用以保护一内部电路，其特征在于，包括：
一晶体管，包括一栅极端、一源极端、一漏极端以及一基极端，其中所述源极端耦接至所述内部电路，所述漏极端耦接至一输入/输出焊垫，所述基极端耦接至一接地端；以及
一静电放电保护装置，耦接于所述输入/输出焊垫以及所述接地端之间，其中当所述输入/输出焊垫接收到一静电放电电流时，所述静电放电保护装置将所述静电放电电流排除至所述接地端；
其中，所述晶体管包括：
一半导体基板，具有一第一导电型；
一第一井区，具有一第二导电型，且形成于所述半导体基板中；
一第二井区，具有所述第二导电型，且形成于所述第一井区中；
一第三井区，具有所述第一导电型，形成于所述半导体基板中且与所述第一井区相互连接；以及
一第四井区，具有所述第一导电型，形成于所述第一井区中，且位于所述第二井区以及所述第三井区之间；
一第一顶掺杂区，具有所述第一导电型，形成于所述第一井区中且位于所述第二井区以及所述第四井区之间，其中所述第一顶掺杂区是与所述第二井区相互连接；
一第二顶掺杂区，具有所述第一导电型，形成于所述第四井区中；
一第一掺杂区，具有所述第一导电型，形成于所述第二顶掺杂区中，其中所述第一掺杂区形成所述栅极端；
一第三掺杂区，具有所述第二导电型，形成于所述第二井区中，其中所述第三掺杂区形成所述漏极端；
一第四掺杂区，具有所述第二导电型，形成于所述第一井区中且位于所述第三井区以及所述第四井区之间，其中所述第四掺杂区形成所述源极端；以及
一第五掺杂区，具有所述第一导电型，形成于所述第三井区中，其中所述第五掺杂区形成所述基极端。
2.根据权利要求1所述的半导体装置，其特征在于，所述静电放电保护装置包括：
一第五井区，具有所述第一导电型，形成于所述半导体基板中且与所述第一井区相邻；
一第三顶掺杂区，具有所述第一导电型，形成于所述第一井区中且位于所述第二井区以及所述第五井区之间，其中所述第三顶掺杂区是与所述第二井区相互连接；
一第六掺杂区，具有所述第二导电型，形成于所述第二井区中；
一第七掺杂区，具有所述第一导电型，形成于所述第五井区中；
一第八掺杂区，具有所述第二导电型，形成于所述第五井区中，且位于所述第一井区以及所述第七掺杂区之间；
一第一栅极结构，形成于所述第三顶掺杂区之上，其中所述第六掺杂区以及所述第一栅极结构耦接至所述输入/输出焊垫；以及
一第二栅极结构，形成于所述第一井区以及所述第五井区之上，且位于所述第三顶掺杂区以及所述第八掺杂区之间，其中所述第二栅极结构、所述第七掺杂区以及所述第八掺杂区是耦接至所述接地端。
3.根据权利要求2所述的半导体装置，其特征在于，所述静电放电保护装置是为一静电放电保护晶体管。
4.根据权利要求2所述的半导体装置，其特征在于，所述静电放电保护装置更包括：
一第九掺杂区，具有所述第一导电型，形成于所述第一井区中，且与所述第六掺杂区相互连接，其中所述第九掺杂区是耦接至所述输入/输出焊垫，其中所述晶体管之所述栅极端是为一浮接状态。
5.根据权利要求2所述的半导体装置，其特征在于，所述晶体管更包括：
一第二掺杂区，具有所述第二导电型，形成于所述第二顶掺杂区中，且与所述第一掺杂区相互连接。
6.根据权利要求5所述的半导体装置，其特征在于，所述第一掺杂区是位于所述第二掺杂区以及所述第三掺杂区之间。
7.根据权利要求5所述的半导体装置，其特征在于，所述第二掺杂区是位于所述第一掺杂区以及所述第三掺杂区之间。
8.根据权利要求5所述的半导体装置，其特征在于，所述栅极端是耦接至所述接地端。
9.根据权利要求8所述的半导体装置，其特征在于，当所述漏极端接收所述静电放电电流时，所述第三掺杂区、所述第一掺杂区以及所述第二掺杂区形成一双极性晶体管，用以将所述静电放电电流经所述栅极端排除至所述接地端，进而保护所述内部电路。
10.根据权利要求2所述的半导体装置，其特征在于，所述第一掺杂区、所述第四掺杂区以及所述第五掺杂区是围绕所述第三掺杂区。
11.根据权利要求10所述的半导体装置，其特征在于，所述第七掺杂区以及所述第八掺杂区是围绕所述第六掺杂区。
12.根据权利要求11所述的半导体装置，其特征在于，所述第三掺杂区以及所述第六掺杂区相互连接，所述第一掺杂区、所述第三掺杂区、所述第四掺杂区、所述第五掺杂区、所述第六掺杂区、所述第七掺杂区以及所述第八掺杂区共同形成一环绕结构。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109111724A TWI720867B (zh) | 2020-04-08 | 2020-04-08 | 半導體裝置 |
| TW109111724 | 2020-04-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113497030A CN113497030A (zh) | 2021-10-12 |
| CN113497030B true CN113497030B (zh) | 2023-09-08 |
Family
ID=76035881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110331758.3A Active CN113497030B (zh) | 2020-04-08 | 2021-03-29 | 半导体装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113497030B (zh) |
| TW (1) | TWI720867B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11282831B2 (en) | 2019-09-18 | 2022-03-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having multiple electrostatic discharge (ESD) paths |
| TWI830578B (zh) * | 2022-02-11 | 2024-01-21 | 台灣積體電路製造股份有限公司 | 半導體裝置及其靜電放電的方法 |
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| CN110349948A (zh) * | 2018-04-04 | 2019-10-18 | 旺宏电子股份有限公司 | 静电放电保护装置及其应用 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202139413A (zh) | 2021-10-16 |
| CN113497030A (zh) | 2021-10-12 |
| TWI720867B (zh) | 2021-03-01 |
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