TWI830578B - 半導體裝置及其靜電放電的方法 - Google Patents

Abstract

本揭露的一實施例提供了一種半導體裝置，包括：第一阱、第二阱、第三阱、第一摻雜區域、至少一個的第二摻雜區域。

第一導電類型的第一阱設置於基板上。不同於第一導電類型的第二導電類型的第二阱在佈局圖上是在第一阱周圍。第二阱的一部分插在第一阱和第三阱之間。第二導電類型的第一摻雜區域是在第一阱中且耦接至輸入/輸出墊。第一導電類型的至少一個的第二摻雜區域是在第三阱中且耦接至第一電壓端子。第一摻雜區域、至少一個的第二摻雜區域、第一阱及第三阱釋放在輸入/輸出墊和第一電壓端子間的第一靜電放電電壓。

Description

半導體裝置及其靜電放電的方法

本揭露的一實施例是關於一種半導體裝置及靜電放電的方法，特別是關於一種具有多個靜電放電路徑的半導體裝置及其靜電放電的方法。

靜電放電事件產生極高的電壓並導致短持續時間之高電流脈衝，此可損壞積體電路元件。如此，二極體串觸發SCR(diode string triggered SCR,DTSCR)或低壓觸發SCR(low voltage triggered SCR,LVTSCR)廣泛用於低電容靜電放電保護。在一些情況下，DTSCR在靜電放電事件期間遭受電壓過衝，而LVTSCR的效能由於電容係數而需要提高。

根據本揭露的一些實施例，提供一種半導體裝置，半導體裝置包括第一導電類型的第一阱、第二導電類型的第二阱、第一導電類型的第三阱、第二導電類型的第一摻 雜區域及第一導電類型的至少一第二摻雜區域。第一導電類型的第一阱設置在基板上。不同於第一導電類型的第二導電類型的第二阱，第二阱在佈局圖視角上圍繞第一阱。第一導電類型的第三阱，第二阱的一部份插在第一阱和第三阱之間。第二導電類型的第一摻雜區域是在第一阱中且第一摻雜區域耦接至輸入/輸出墊。第一導電類型的至少一第二摻雜區域是在第三阱中且耦接至第一電壓端子。第一摻雜區域、至少一第二摻雜區域、第一阱以及第三阱釋放輸入/輸出墊和第一電壓端子之間的第一靜電放電電流。

根據本揭露的一些實施例，提供一種半導體裝置。半導體裝置包括第一二極體、第二二極體以及第一靜電放電部件。第一二極體，耦接至輸入/輸出墊並包括第一摻雜區域和第二摻雜區域。第一摻雜區域和第二摻雜區域是在第一阱中且分別作為第一二極體的第一端子和第二端子。第一二極體和第二二極體是在第一電壓端子和第二電壓端子之間彼此串聯耦接。第二二極體包括至少一第三摻雜區域及至少一第四摻雜區域。至少一第三摻雜區域是在第二阱中且作為第二二極體的第一端子。至少一第四摻雜區域是在第三摻雜區域旁邊且作為第二二極體的第二端子。第一靜電放電部件包括第五摻雜區域。第五摻雜區域是在第三阱中且作為第一靜電放電部件的端子。第一二極體是包括於在輸入/輸出墊和第一電壓端子之間的第一靜電放電路徑中。第一摻雜區域、第一阱以及第一靜電放電部件形成在輸入/輸出墊和第二電壓端子之間的第二靜電放電路 徑。

根據本揭露的一些實施例，提供一種半導體裝置的靜電放電的方法。方法包括：藉由第一摻雜區域和第二摻雜區域釋放第一靜電放電電流，第一靜電放電電流是在輸入/輸出墊和一第一電壓端子之間，該第一摻雜區域是在一第一阱中且耦接至該輸入/輸出墊，該第二摻雜區域耦接至該第一電壓端子；以及藉由一第一矽控整流器結構釋放一第二靜電放電電流，該第二靜電放電電流是在該輸入/輸出墊和一第二電壓端子之間，該第一矽控整流器結構包括該第一摻雜區域、該第一阱、該第一阱旁邊的一第二阱以及一第三摻雜區域，該第三摻雜區域是在該第二阱中且耦接至該第二電壓端子。

100,300-600,800,1000,1300,1500-1700:半導體裝置

110:輸入/輸出墊

120:電源鉗位電路

130:內部電路

1400,1800:方法

1401,1402:步驟

1810,1820:操作

CELL1-CELL6,CELL11-CELL1m,CELL21-CELL2m,CELL31-CELL3m,CELL41-CELL4m,CELL51-CELL5m,CELL61-CELL6m:靜電放電單元

CL1,CL2,CL3:金屬連接層

Dp,Dn,Dn',Dp1-Dpm,Dn1-Dnm,Dn'1-Dn'm,Dp',Dp'1-Dp'm,Dn1',Dn2':二極體

ESDP1-ESDP5,ESDP7,ESDP11-ESDP1m,ESDP21-ESDP2m,ESDP31-ESDP3m,ESDP61,ESDP62,ESDP81,ESDP82,ESDP91,ESDP92:靜電放電路徑

IN:靜電放電電流

INT1,INT2:節點

I/O:輸入/輸出墊

NS1,NS2:靜電放電部件

NW1-NW7,NW1',DNW:N阱

PW1-PW4,PW2':P阱

P1,P11-P1m:PNP路徑

P2,P21-P2m,P3,P31-P3m:NPN路徑

PS:P型基板

Qnpn1,Qnpn2,Qnpn3,Qnpn4,Qnpn5:NPN電晶體

Qpnp1,Qpnp2,Qpnp3,Qpnp4:PNP電晶體

R:電阻

R1-R12:寄生電阻

SI:淺溝槽隔離

SVDD,SVSS:提供電壓

T1,T3,T5,T9:寄生PNP電晶體

T2,T4,T6,T10:寄生NPN電晶體

T7-T8:寄生電晶體

VDD,VSS:電壓端子

VSSP+,DpP+,DnP+,Dn'P+,DnP+1-DnP+p,VSSP+1-VSSP+p,VDDP+,Dp'P+,Dn2'P+,Dp1P+,Dn1'P+,Dn1P+,Dp2P+,Dp2'P+,Dp1'P+,P+:P+摻雜區域

VSSN+,DnN+,Dn’N+,DpN+,DpN+1-DpN+P,VDDN+,VDDN+1-VDDN+P,Dp'N+1-Dp'N+P,Dp'N+,Dn2'N+,Dp1N+,Dn1'N+,Dn1N+,Dp2N+,Dp2'N+,Dn1N+,Dp1'N+,NS1N+,NS2N+,Dn2N+:N+型摻雜區域

XX’,Y1-Y1',Y2-Y2':橫截線

Zap(+):靜電放電事件發生

當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。

第1圖為根據一些實施例之半導體裝置的部分之等效電路。

第2A圖為根據一些實施例之在第1圖中之半導體裝置的一區段之平面圖中的佈局圖，且第2B圖為根據各種實施例之在第2A圖中之半導體裝置的佈局圖之截面圖。

第3A圖為根據各種實施例之半導體裝置的部分之等效電路，且第3B圖為根據一些實施例之在第3A圖中之半導體裝置的一區段之平面圖中的佈局圖。

第4A圖為根據各種實施例之半導體裝置的一區段之平面圖中的佈局圖，且第4B圖為第4A圖中之半導體裝置的佈局圖之截面圖。第4C圖及第4D圖為根據各種實施例之半導體裝置的平面圖中之佈局圖。

第5A圖為根據各種實施例之半導體裝置的一區段之平面圖中的佈局圖，且第5B圖及第5C圖為第5A圖中之半導體裝置的佈局圖之截面圖。第5D圖及第5E圖為根據各種實施例之半導體裝置的平面圖中之佈局圖。

第6圖為根據各種實施例之半導體裝置的部分之等效電路。

第7A圖為根據一些實施例之在第6圖中之半導體裝置的一區段之平面圖中的佈局圖。第7B圖為根據各種實施例之在第7A圖中之半導體裝置的佈局圖之截面圖。

第8A圖為半導體裝置的部分之等效電路，且第8B圖為根據一些實施例之在第8A圖中之半導體裝置的一區段之平面圖中的佈局圖。

第9A圖為根據一些實施例之在第6圖中之半導體裝置的一區段之平面圖中的佈局圖，其具有摻雜區域的另一佈置。第9B圖為根據各種實施例之在第9A圖中之半導體裝置的佈局圖之截面圖。第9C圖及第9D圖為根 據一些實施例之在第9A圖中之半導體裝置的平面圖中之佈局圖。

第10圖為根據各種實施例之半導體裝置的部分之等效電路。

第11A圖為根據各種實施例之在第10圖中之等效電路的操作之示意圖。第11B圖為根據一些實施例之在第11A圖中之半導體裝置的一區段之平面圖中的佈局圖，且第11C圖為第11B圖中之半導體裝置的佈局圖之截面圖。

第12A圖為根據各種實施例之在第10圖中之等效電路的另一操作之示意圖。第12B圖為根據一些實施例之在第12A圖中之半導體裝置的一區段之平面圖中的佈局圖，且第12C圖為第12B圖中之半導體裝置的佈局圖之截面圖。

第13A圖為根據各種實施例之半導體裝置的部分之等效電路，且第13B圖為根據一些實施例之在第13A圖中之半導體裝置的一區段之平面圖中的佈局圖。

第14圖為根據各種實施例之用於操作半導體裝置之方法的流程圖。

第15A圖為根據一些實施例之半導體裝置的一部分的等效電路。第15B圖為根據一些實施例之在第15A圖中之半導體裝置的一區段之平面圖中的佈局圖。第15C圖為根據一些實施例之在第15A圖中的半導體裝置的佈局圖沿橫截線Y1-Y1’的截面圖。第15D圖為根據 一些實施例之在第15A圖中的半導體裝置的佈局圖沿橫截線Y2-Y2’的截面圖。

第16A圖為根據一些實施例之半導體裝置的一部分的等效電路。第16B圖為根據一些實施例之在第16A圖中之半導體裝置的一區段之平面圖中的佈局圖。第16C圖為根據一些實施例之在第16A圖中的半導體裝置的佈局圖沿橫截線Y1-Y1’的截面圖。第16D圖為根據一些實施例之在第16A圖中的半導體裝置的佈局圖沿橫截線Y2-Y2’的截面圖。

第17A圖為根據一些實施例之半導體裝置的一部分的等效電路。第17B圖為根據一些實施例之在第17A圖中之半導體裝置的一區段之平面圖中的佈局圖。第17C圖為根據一些實施例之在第17A圖中的半導體裝置的佈局圖沿橫截線Y1-Y1’的截面圖。

第18圖為根據一些實施例之操作半導體裝置的方法的流程圖。

以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案的一實施例。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中 額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。

另外，為了描述簡單，可在本文中使用諸如「在……下面」、「下方」、「下部」、「上方」、「上部」及類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。

現參考第1圖。第1圖為根據一些實施例之半導體裝置100的部分之等效電路。為了說明，半導體裝置100包括輸入/輸出(I/O)墊110、二極體Dp、Dn及Dn'、電阻R、電源箝位電路120，及內部電路130。如第1圖中所繪示，二極體Dp的陽極耦接至I/O墊110，且二極體Dp之陰極耦接至電壓端子，此電壓端子用以自電壓端子VDD接收供應電壓SVDD。電阻R耦接在二極體Dp與電源箝位電路120之間。電源箝位電路120耦接在電壓端子VDD與用以自電壓端子VSS接收供應電壓SVSS的電壓端子之間。在一些實施例中，電源箝位電路120用以箝位電壓端子VDD與電壓端子VSS之間的電壓。二極體 Dn'的陽極及陰極耦接至電壓端子VSS。二極體Dn的陽極耦接至電壓端子VSS。二極體Dn的陰極、I/O墊110及二極體Dp的陽極彼此耦接。

如第1圖中所繪示，內部電路130耦接至I/O墊110。在一些實施例中，內部電路130用以接收經由I/O墊110輸入之訊號，或發送經由I/O墊110輸出之訊號。在一些實施例中，內部電路130包括用以處理經由I/O墊110發送之訊號或回應於經由I/O墊110發送之訊號來操作的邏輯或電路。

在一些實施例中，藉由在基板上之N型阱區域或P型阱區域中安置N型擴散區域及P型擴散區域而形成二極體Dp、Dn及Dn'。將在以下段落中論述二極體Dp、Dn及Dn'之配置的細節。然而，本揭示案之一實施例之範疇並不意欲限於上述類型，且二極體Dp、Dn及Dn'的類型之其他適當佈置在本揭示案之一實施例之涵蓋範疇內。

在一些實施例中，電阻R表示由佈置成將電源箝位電路120與電壓端子VDD、二極體Dp或其他對應元件耦接之金屬佈線所貢獻的電阻。在各種實施例中，省略電阻R，且因此不會影響半導體裝置100中之電路的操作。

為了說明，如第1圖中所示，二極體Dn的陽極用以接收供應電壓SVSS。二極體Dp的陰極用以接收供應電壓SVDD。在一些實施例中，供應電壓SVSS為接地電壓，且供應電壓SVDD為電源電壓。

在靜電放電(electrostatic discharge,ESD)事件期間，在I/O墊110處瞬時建立大量正電位，此通常係由與靜電場之直接或間接接觸引起的。當ESD事件發生時，在半導體裝置100中導通多個ESD路徑(包括(例如)如第1圖中所示之ESDP1及ESDP2)，以使ESD電流IN放電。具體而言，如第1圖中所示，ESD電流IN的一部分在I/O墊110與電壓端子VSS之間流動，且被導向經過ESD路徑ESDP1，此ESD路徑ESDP1係由二極體Dp、電阻R及電源箝位電路120形成。ESD電流IN的另一部分在I/O墊110與電壓端子VSS之間流動，且被導向經過ESD路徑ESDP2，其中二極體Dp及二極體Dn'包括用以使ESD電流IN的部分放電之半導體結構。以下論述二極體Dp及二極體Dn'中所包括之半導體結構的細節。

為了進一步理解在第1圖中之實施例中所示之半導體裝置100的部分之結構，現參考第2A圖及第2B圖。第2A圖為根據一些實施例之在第1圖中之半導體裝置100的一區段之平面圖中的佈局圖。第2B圖為根據各種實施例之在第2A圖中之半導體裝置100之佈局圖沿橫截線XX’的截面圖。

為了說明，如第2A圖及第2B圖中所示，半導體裝置100包括安置在P型基板PS上之P阱PW1、N阱NW1、P阱PW2(如第2B圖中所示)、二極體Dp、Dn'及Dn、I/O墊金屬連接層CL1、VDD金屬連接層CL2， 及VSS金屬連接層CL3。為了說明的簡單，第2B圖中未圖示I/O墊金屬連接層CL1、VDD金屬連接層CL2及VSS金屬連接層CL3。

為了說明，如第2A圖中所示，I/O墊金屬連接層CL1安置在P+摻雜區域DpP+及N+摻雜區域DnN+上，以用於區域DpP+、DnN+及I/O墊110的連接。VDD金屬連接層CL2安置在N+型摻雜區域DpN+上，以用於N+型摻雜區域DpN+及電壓端子VDD的連接。VSS金屬連接層CL3安置在N+摻雜區域Dn'N+、P+摻雜區域Dn'P+、P+摻雜區域DnP+、N+摻雜區域DnN+、N+摻雜區域VSSN+及P+摻雜區域VSSP+上，以用於區域Dn'N+、Dn'P+、DnP+、DnN+、VSSN+、VSSP+及電壓端子VSS的連接。

在一些實施例中，二極體Dp、Dn'及Dn以及如上所述之半導體結構的至少一部分用以形成為如第2A圖中所示之ESD單元CELL1。然而，本揭示案之一實施例之範疇並不限於此種ESD單元，且其他適當種類的ESD單元在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置100所需之電流能力，可視需要修改摻雜區域的寬度、長度、摻雜區域之間的間距以及連接層的佈置。

除了如上關於第2A圖所論述之區域以外，半導體裝置100進一步包括淺溝槽隔離(shallow trench isolation,STI)SI。在第2B圖中圖示淺溝槽隔離SI 之配置以及如上關於第2A圖所論述之區域。此外，如第2B圖中所示，二極體Dp包括形成在N阱NW1中之區域DpP+及區域DpN+。區域DpP+用作二極體Dp的陽極，且用以耦接至I/O墊110。區域DpN+用作二極體Dp的陰極，且用以耦接至電壓端子VDD以接收供應電壓SVDD。二極體Dn'包括形成在與N阱NW1相鄰之P阱PW2中的P+摻雜區域Dn'P+及N+摻雜區域Dn'N+。區域Dn'P+用作二極體Dn'的陽極。區域Dn'N+用作二極體Dn'的陰極。區域Dn'P+及Dn'N+用以耦接至電壓端子VSS，以接收供應電壓SVSS。二極體Dn包括形成在P阱PW2中之區域DnP+及區域DnN+。區域DnP+用作二極體Dn的陽極，且耦接至電壓端子VSS以接收供應電壓SVSS。區域DnN+用作二極體Dn的陰極，且用以耦接至I/O墊110。

藉由如上關於第2B圖所述之半導體結構，寄生PNP電晶體T1、寄生NPN電晶體T2及寄生電阻R1、R2及R3如第2B圖中所示一般形成並耦接。在一些實施例中，寄生PNP電晶體T1、寄生NPN電晶體T2及寄生電阻R1、R2及R3一起作為等效矽控整流器(silicon controlled rectifier,SCR)電路。出於說明性目的給出第2B圖中所示之等效SCR電路。各種等效SCR電路在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，省略寄生電阻R1、R2或R3中之至少一者。

寄生PNP電晶體T1包括作為射極之區域DpP+、 作為基極之N阱NW1及作為集極之P型基板PS。寄生PNP電晶體T1的基極經由寄生電阻R1耦接至區域DpN+，此寄生電阻R1表示N阱NW1的固有電阻。PNP電晶體T1的集極經由寄生電阻R2及R3耦接至區域Dn'P+，其中寄生電阻R2表示P型基板PS的固有電阻，且寄生電阻R3表示P阱PW2的固有電阻。寄生NPN電晶體T2包括作為集極之N阱NW1、作為基極之P阱PW2，及作為射極之區域Dn'N+。寄生NPN電晶體T2的集極耦接至寄生PNP電晶體T1的基極。寄生NPN電晶體T2的基極經由寄生電阻R2及R3耦接至區域Dn'P+。寄生NPN電晶體T2的射極耦接至區域Dn'N+。

在一些實施例中，區域VSSN+、DpN+、Dn'N+、DnN+摻雜有n型摻雜劑，包括(諸如)磷、砷或其組合。P+摻雜區域VSSP+、DpP+、Dn'P+、DnP+摻雜有p型摻雜劑，包括(諸如)硼、銦、鋁、鎵或其組合。在一些實施例中，除非另有說明，否則本文中所揭示之P阱係藉由以p型摻雜劑來摻雜基板形成的。類似地，除非另有說明，否則本文中所揭示之N阱係藉由以n型摻雜劑來摻雜基板形成的。在一些實施例中，P型基板PS包括摻雜有p型摻雜劑之半導體材料，諸如但不限於矽、鍺、化合物半導體(包括碳化矽)及砷化鎵。在一些實施例中，藉由在N阱NW1及P阱PW1、PW2中形成溝槽並以介電材料(包括(例如)二氧化矽、高密度電漿(HDP)氧化物或類似者)填充此些溝槽來形成淺溝槽隔離SI。

繼續參考第2B圖，為了說明，二極體Dp及二極體Dn'中所包括之半導體結構用作ESD路徑ESDP2(亦如第1圖中所示)，且用以作為如上所述之等效矽控整流器(SCR)電路。換言之，二極體Dp的區域DpP+、N阱NW1、P型基板PS、P阱PW2以及二極體Dn'的區域Dn'N+及Dn’P+用以作為SCR電路。舉例而言，在一些實施例中，自I/O墊110注入之ESD電流IN的一部分流經區域DpP+、N阱NW1、P型基板PS、P阱PW2以及二極體Dn'的區域Dn'N+及Dn'P+，流至電壓端子VSS。

在操作中，在ESD正對VSS(Positive-to-VSS，後文中稱作「PS」模式)或正靜電放電事件期間，第1圖之二極體Dp及電源箝位電路120接通，以進一步觸發第2B圖之SCR電路。ESD電流IN的至少一部分自I/O墊110流經第1圖之ESD路徑ESDP1至電壓端子VDD，此ESD路徑ESDP1包括二極體Dp的區域DpP+、N阱NW1以及二極體Dp的區域DpN+。此外，寄生電晶體T1及寄生電晶體T2在PS模式期間接通。因此，ESD電流IN的另一部分自I/O墊110流經ESD路徑ESDP2，流至電壓端子VSS，此ESD路徑ESDP2包括寄生電晶體T1(對應於二極體Dp的區域DpP+、N阱NW1、P型基板PS)、寄生電阻R2(對應於P型基板PS)、寄生電晶體T2(對應於N阱NW1、P阱PW2及區域Dn'N+)及寄生電阻R3，流至電壓端子VSS。關於第1圖、第2A 圖及第2B圖中所繪示之配置，除了ESD路徑ESDP1(其中ESD電流IN流經二極體Dp、第1圖中之電阻R以及電源箝位電路120)以外，ESD電流IN的一部分進一步經由ESD路徑ESDP2分流至接地。

在一些實施例中，半導體裝置100進一步包括形成在P阱PW1中之區域VSSP+及VSSN+，如第2B圖中所示。為了說明，區域VSSN+摻雜有如上所述之n型摻雜劑。藉由包括P阱PW1中的區域VSSN+之半導體結構，在一些實施例中亦導通ESD路徑ESDP3。在各種實施例中，ESD路徑ESDP3亦實施有另一等效SCR電路，為了說明的簡單，第2B圖中未圖示此另一等效SCR電路。ESD電流IN的另一部分自I/O墊110流經ESD路徑ESDP3(包括二極體Dp的區域DpP+，及區域VSSN+)，流至電壓端子VSS。

出於說明性目的，給出第2A圖及第2B圖的配置。以上在第2A圖及第2B圖中提及之元件的各種配置在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，省略包括P阱PW1及區域VSSP+及VSSN+之半導體結構。

現参考第3A圖。第3A圖為根據各種實施例之半導體裝置300的部分之等效電路。關於第1圖之實施例，為了易於理解，以相同元件符號表示第3A圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第3A圖中所示 之元件的協作關係。

與第1圖中所示之實施例相比較，第3A圖中所示實施例中之半導體裝置300包括並行耦接在I/O墊110與電壓端子VDD之間的複數個二極體Dp1至Dpm、並行耦接在I/O墊110與電壓端子VSS之間的複數個二極體Dn1至Dnm，及並行耦接至電壓端子VSS之複數個二極體Dn'1至Dn'm。在一些實施例中，二極體Dp1至Dpm中之每一者皆與如關於第1圖至第2B圖所論述之二極體Dp等同。在一些實施例中，二極體Dn1至Dnm中之每一者皆與如關於第1圖至第2B圖所論述之二極體Dn等同。在一些實施例中，二極體Dn'1至Dn'm中之每一者皆與如關於第1圖至第2B圖所論述之二極體Dn'等同。此外，在一些實施例中，二極體Dp1至Dpm、二極體Dn1至Dnm以及二極體Dn'1至Dn'm的數目彼此不同。換言之，在一些實施例中，半導體裝置300包括耦接至二極體Dp1之二極體Dp2至Dpm中的至少一個二極體、耦接至二極體Dn1之二極體Dn2至Dnm中的至少一個二極體，以及耦接至二極體Dn'1之二極體Dn'2至Dn'm中的至少一個二極體。

現参考第3B圖。第3B圖為根據一些實施例之在第3A圖中之半導體裝置300的一區段之平面圖中的佈局圖。為了說明，半導體裝置300包括佈置成陣列之複數個ESD單元CELL11至CELL1m。ESD單元CELL11至CELL1m中之每一個單元具有與在第2A圖中所示之實施 例中之ESD單元CELL1相同的配置。如第3B圖中所示，ESD單元CELL12與ESD單元CELL11相鄰，ESD單元CELL13與ESD單元CELL12相鄰，等等。然而，本揭示案之一實施例之範疇並不意欲限於成陣列之複數個ESD單元的前述佈置，且複數個ESD單元之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置300所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。

具體在第3B圖中繪示出，半導體裝置300提供由ESD單元CELL11至CELL1m所提供之複數個ESD路徑ESDP11至ESDP1m、複數個ESD路徑ESDP21至ESDP2m以及複數個ESD路徑ESDP31至ESDP3m。在一些實施例中，ESD路徑ESDP11至ESDP1m中之每一者具有與第2A圖及第2B圖中所示之實施例中之ESD路徑ESDP1相同的配置。以相同方式，ESD路徑ESDP21至ESDP2m中之每一者具有與ESD路徑ESDP2相同的配置，且ESD路徑ESDP31至ESDP3m中之每一者具有與ESD路徑ESDP3相同的配置。換言之，ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由二極體Dp1至Dpm及二極體Dn'1至Dn'm中所包括之半導體結構放電。ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自二極 體Dp1至Dpm的陽極至電壓端子VSS放電。

出於說明性目的，給出二極體Dp1至Dpm、Dn1至Dnm、Dn'1至Dn'm以及ESD單元CELL11至CELL1m之配置。上述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，ESD單元CELL11至CELL1m係成列或矩陣佈置，而非如第3B圖中所示成行佈置。

現參考第4A圖及第4B圖。第4A圖為根據各種實施例之半導體裝置400的一區段之平面圖中的佈局圖。第4B圖為根據各種實施例之在第4A圖中之半導體裝置400之佈局圖沿橫截XX’的截面圖。關於第4A圖及第4B圖之實施例，為了易於理解，以相同元件符號表示第2A圖及第2B圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第4A圖及第4B圖中所示之元件的協作關係。

與第2A圖及第2B圖中所示之實施例相比較，為了說明，在第4A圖及第4B圖中所示之實施例中，二極體Dn'的區域Dn'P+及Dn'N+在N阱NW1之一側處安置在P阱PW2中，而二極體Dn的摻雜區域在N阱NW1之另一側處安置在P阱PW1中。P阱PW1及PW2與N阱NW1相鄰。此外，在P阱PW1中沿橫截線XX’之方向佈置複數個P+摻雜區域DnP+1至DnP+p(每一者具有如第4A圖中所示之帶狀配置)。區域DnP+1用作二極體Dn的陽極。P+摻雜區域DnP+1至DnP+p中之每一 區域經由安置於其上之VSS金屬連接層CL3耦接至電壓端子VSS。在一些實施例中，前述二極體Dn'、Dp及Dn以及如上所述之半導體結構的至少一部分用以形成為如第4A圖中所示之ESD單元CELL2。應注意，在一些其他實施例中，P+摻雜區域(第4B圖中未圖示)安置在P阱PW2中之區域Dn'N+旁邊。P+摻雜區域中之每一區域經由安置於其上之VSS金屬連接層CL3耦接至電壓端子VSS。

藉由如上關於第4B圖所論述之半導體結構，寄生PNP電晶體T3如第4B圖中所示一般形成並耦接。為了說明，區域DpP+用作將耦接至I/O墊110之寄生PNP電晶體T3的射極，N阱NW1用作寄生PNP電晶體T3的基極，且P型基板PS用作寄生PNP電晶體T3的集極。寄生PNP電晶體T3、P型基板PS、P阱PW以及區域DnP+1至DnP+p用以形成為用於將正閂鎖電流分流至電壓端子VSS之PNP路徑P1。舉例而言，在一些實施例中，在ESD PS模式事件期間，二極體Dp及電源箝位電路120接通，由正雜訊引起之外部閂鎖電洞(latchup holes)在區域DpP+處被注入至二極體Dp中。隨後，閂鎖電洞流經寄生PNP電晶體T3、P型基板PS、P阱PW1、區域VSSP+1至VSSP+p流至電壓端子VSS，此電壓端子VSS在一些實施例中耦接至接地電壓。

現参考第4C圖。第4C圖為根據各種實施例之半導體裝置400的平面圖中之佈局圖。為了說明，半導體裝 置400包括成陣列之複數個ESD單元CELL21至CELL2m。ESD單元CELL21至CELL2m中之每一個單元具有與在第4A圖中所示之實施例中之ESD單元CELL2相同的配置。如第4C圖中所示，ESD單元CELL22與ESD單元CELL21相鄰，ESD單元CELL23與ESD單元CELL22相鄰，等等。然而，本揭示案之一實施例之範疇並不意欲限於複數個ESD單元的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置400所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。

具體在第4C圖中繪示出，所示半導體裝置400提供由ESD單元CELL21至CELL2m所提供之複數個ESD路徑ESDP11至ESDP1m以及複數個ESD路徑ESDP21至ESDP2m。在一些實施例中，ESD路徑ESDP11至ESDP1m中之每一者具有與第2A圖及第2B圖中所示之實施例中之ESD路徑ESDP1相同的配置。以相同方式，ESD路徑ESDP21至ESDP2m中之每一者具有與ESD路徑ESDP2相同的配置。換言之，ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由二極體Dp1至Dpm及二極體Dn'1至Dn'm中所包括之半導體結構放電。半導體裝置400亦提供複數個PNP路徑P11至P1m(為了簡要起見未在第4C圖中圖 示)，其協作以將正閂鎖電流分流至電壓端子VSS。

現参考第4D圖。第4D圖為根據各種實施例之半導體裝置400的平面圖中之佈局圖。為了說明，半導體裝置400包括成陣列之ESD單元CELL11至CELL1m以及ESD單元CELL21至CELL2m。如第4D圖中所示，ESD單元CELL11與ESD單元CELL21相鄰。ESD單元CELL11及CELL21之相同配置可重複許多次。然而，本揭示案之一實施例之範疇並不意欲限於陣列的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置400所需要之電流能力，可視需要修改陣列中所包括之複數個ESD單元CELL11至CELL1m以及複數個ESD單元CELL21至CELL2m的數目。

具體在第4D圖中繪示出，所示半導體裝置400提供在ESD單元CELL21至CELL2m中之複數個ESD路徑ESDP11至ESDP1m及複數個ESD路徑ESDP21至ESDP2m；在ESD單元CELL11至CELL1m中之複數個ESD路徑ESDP11至ESDP1m、複數個ESD路徑ESDP21至ESDP2m及複數個ESD路徑ESDP31至ESDP3m。換言之，在ESD單元CELL11至CELL1m中之ESD路徑ESDP11至ESDP1m以及在ESD單元CELL21至CELL2m中之ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。在ESD單元CELL11 至CELL1m中之ESD路徑ESDP21至ESDP2m以及在ESD單元CELL21至CELL2m中之ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由在ESD單元CELL11至CELL1m及ESD CELL21至CELL2m單元中之二極體Dp1至Dpm及二極體Dn'1至Dn'm中所包括之半導體結構放電。在ESD單元CELL11至CELL1m中之ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自ESD單元CELL11至CELL1m中之二極體Dp1至Dpm的陽極至電壓端子VSS放電。半導體裝置400亦提供ESD單元CELL21至CELL2m中之PNP路徑P11至P1m(為了簡要起見未在第4D圖中圖示)，其協作以將正閂鎖電流分流至電壓端子VSS。

出於說明性目的給出ESD單元CELL11至CELL1m及ESD單元CELL21至CELL2m的配置。上述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。舉例而言，在一些實施例中，ESD單元CELL11至CELL1m中之兩個相鄰者被安置成在ESD單元CELL21至CELL2m中之三者旁邊。換言之，在一些實施例中，複數個ESD單元CELL11至CELL1m中之至少一者及複數個ESD單元CELL21至CELL2m中之至少一者佈置成陣列。可根據應用來修改陣列中之ESD單元CELL11至CELL1m及ESD單元CELL21至CELL2m的組合。

在一些實施例中，將二極體Dp及Dn之半導體結 構設計成彼此緊鄰，用於進一步降低本揭示案之一實施例中之半導體裝置的輸入寄生電容，但本揭示案之一實施例並不限於此。

現參考第5A圖、第5B圖及第5C圖。根據各種實施例，第5A圖為半導體裝置500的一區段之平面圖中的佈局圖，且第5B圖及第5C圖為第5A圖中之半導體裝置500沿橫截線XX’的截面圖。關於第2A圖及第2B圖之實施例，為了易於理解，以相同元件符號表示第5A圖、第5B圖及第5C圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第5A圖、第5B圖及第5C圖中所示之元件的協作關係。

與第2A圖及第2B圖中所示之實施例相比較，為了說明，在第5A圖及第5B圖中所示之實施例中，在N阱NW1中沿橫截線XX’的方向佈置複數個N+摻雜區域DpN+1至DpN+P(每一者具有如第5A圖中所示之帶狀配置)。區域DpN+1用作二極體Dp的陰極。N+摻雜區域DpN+1至DpN+P中之每一區域經由安置於其上之VDD金屬連接層CL2耦接至電壓端子VDD。在一些實施例中，前述二極體Dn'、Dp及Dn以及如上所述之半導體結構的至少一部分用以形成為如第5A圖中所示之ESD單元CELL3。

藉由如上關於第5C圖所論述之半導體結構，寄生NPN電晶體T4如第5C圖中所示一般形成並耦接。為了 說明，區域DnN+用作將耦接至I/O墊110之寄生NPN電晶體T4的射極，P阱PW2用作寄生電晶體T4的基極，且區域DpN+1至DpN+p用作寄生NPN電晶體T4的集極。寄生NPN電晶體T4用以形成用於將負閂鎖電流分流至電壓端子VDD之NPN路徑P2。舉例而言，在一些實施例中，負雜訊發生在I/O墊110處，且外部電子在區域DnN+處被注入至二極體Dn中(NPN路徑的箭頭指示電流的方向，而電子在相反方向上流動)。隨後，閂鎖電子流經區域DnN+、P阱PW2以及N阱NW2、區域DpN+1至DpN+P，流至電壓端子VDD，此電壓端子VDD在一些實施例中耦接至接地電壓。

現参考第5D圖。第5D圖為根據各種實施例之半導體裝置500的平面圖中之佈局圖。為了說明，半導體裝置500包括成陣列之複數個ESD單元CELL31至CELL3m。ESD單元CELL31至CELL3m中之每一個單元具有與在第5A圖中所示之實施例中之ESD單元CELL3相同的配置。如第5D圖中所示，ESD單元CELL32與ESD單元CELL31相鄰，ESD單元CELL33與ESD單元CELL32相鄰，等等。然而，本揭示案之一實施例之範疇並不意欲限於複數個ESD單元的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置500所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。

具體在第5D圖中繪示出，所示半導體裝置500 提供由ESD單元CELL31至CELL3m所提供之複數個ESD路徑ESDP11至ESDP1m以及複數個ESD路徑ESDP21至ESDP2m。在一些實施例中，ESD路徑ESDP11至ESDP1m中之每一者具有與第2A圖及第2B圖中所示之實施例中之ESD路徑ESDP1相同的配置。以相同方式，ESD路徑ESDP21至ESDP2m中之每一者具有與ESD路徑ESDP2相同的配置。換言之，ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由二極體Dp1至Dpm及二極體Dn'1至Dn'm中所包括之半導體結構放電。半導體裝置500亦提供複數個NPN路徑P21至P2m(為了簡要起見未在第5D圖中圖示)，其協作以將負閂鎖電流分流至電壓端子VDD。

現参考第5E圖。第5E圖為根據各種實施例之半導體裝置500的平面圖中之佈局圖。為了說明，半導體裝置500包括成陣列之複數個ESD單元CELL31至CELL3m及複數個ESD單元CELL11至CELL1m。如第5E圖中所示，ESD單元CELL11與ESD單元CELL31相鄰。ESD單元CELL11及CELL31之相同配置可重複許多次。然而，本揭示案之一實施例之範疇並不意欲限於陣列的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置500所需要之電流能力，可視需要修改陣列 中所包括之複數個ESD單元CELL11至CELL1m以及複數個ESD單元CELL31至CELL3m的數目。

具體在第5E圖中繪示出，所示半導體裝置500提供在ESD單元CELL31至CELL3m中之複數個ESD路徑ESDP11至ESDP1m及複數個ESD路徑ESDP21至ESDP2m；在ESD單元CELL11至CELL1m中之複數個ESD路徑ESDP11至ESDP1m、複數個ESD路徑ESDP21至ESDP2m及複數個ESD路徑ESDP31至ESDP3m。換言之，在ESD單元CELL31至CELL3m中之ESD路徑ESDP11至ESDP1m以及在ESD單元CELL11至CELL1m中之ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。在ESD單元CELL31至CELL3m中之ESD路徑ESDP21至ESDP2m以及在ESD單元CELL11至CELL1m中之ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由在ESD單元CELL31至CELL3m及ESD單元CELL11至CELL1m中之二極體Dp1至Dpm及二極體Dn'1至Dn'm中所包括之半導體結構放電。在ESD單元CELL11至CELL1m中之ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自ESD單元CELL11至CELL1m中之二極體Dp1至Dpm的陽極至電壓端子VSS放電。半導體裝置500亦提供ESD單元CELL31至CELL3m中之NPN路徑P21至P2m(為了簡要起見 未在第5E圖中圖示)，其協作以將負閂鎖電流分流至電壓端子VSS。

出於說明性目的給出ESD單元CELL11至CELL1m及ESD單元CELL31至CELL3m的配置。上述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。舉例而言，在一些實施例中，ESD單元CELL31至CELL3m連同ESD單元CELL21至CELL2m一起形成在半導體裝置500中。

現參考第6圖。第6圖為根據各種實施例之半導體裝置600的部分之等效電路。關於第1圖之實施例，為了易於理解，以相同元件符號表示第6圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第6圖中所示之元件的協作關係。

與第1圖相比較，如第6圖中所示，半導體裝置600不包括二極體Dn'。半導體裝置600包括二極體Dp'。二極體Dp'的陽極及陰極用以接收供應電壓SVDD。在一些實施例中，供應電壓SVDD為接地電壓。

繼續參考第6圖，在ESD負對VDD(negative-to-VDD，後文中稱作「ND模式」)或負靜電放電事件期間，在I/O墊110處瞬時建立大量負電位。二極體Dn及電源箝位電路120接通，以進一步觸發已形成的SCR電路(包括二極體Dn及Dp')。為了說明，在半導體裝置600中導通多個ESD路徑(包括(例如)如 第6圖中所示之ESDP1及ESDP2)，以使ESD電流IN放電。具體而言，如第6圖中所示，ESD電流IN的一部分在I/O墊110與電壓端子VDD之間流動，且被導向經過ESD路徑ESDP1，此ESD路徑ESDP1係由二極體Dn、電阻R及電源箝位電路120形成。ESD電流IN的另一部分在I/O墊110與電壓端子VDD之間流動，且被導向經過ESD路徑ESDP2，其中二極體Dn及二極體Dp'包括用以使ESD電流IN的部分放電之半導體結構。以下論述二極體Dp'及二極體Dn中所包括之半導體結構的細節。

為了進一步理解在第6圖中之實施例中所示之半導體裝置600的結構，現參考第7A圖及第7B圖。第7A圖為根據一些實施例之在第6圖中之半導體裝置600的一區段之平面圖中的佈局圖。第7B圖為根據各種實施例之在第7A圖中之半導體裝置之佈局圖沿橫截線XX’的截面圖。關於第2A圖及第2B圖之實施例，為了易於理解，以相同元件符號表示第7A圖及第7B圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第7A圖及第7B圖中所示之元件的協作關係。

與第2A圖及第2B圖中之實施例相比較，如第7A圖及第7B圖中所示，半導體裝置600進一步包括安置在P型基板PS上之P阱PW2旁邊的N阱NW2、二極體Dp'，其中VDD金屬連接層CL2進一步安置在二極體Dp' 上。在如第7A圖中所示之實施例中，N阱NW1、N阱NW2、P阱PW2、二極體Dp、Dp'及Dn以及如上所述之半導體結構的至少一部分用以形成為ESD單元CELL4，如第7A圖中所示。然而，本揭示案之一實施例之範疇並不限於此種ESD單元，且其他適當種類的ESD單元在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置600所需之電流能力，可視需要修改摻雜區域的寬度、長度、摻雜區域之間的間距以及連接層的佈置。為了說明的簡單，第7B圖中未圖示I/O墊金屬連接層CL1、VDD金屬連接層CL2及VSS金屬連接層CL3。

與第2B圖中之實施例相比較，為了說明，如第7B圖中所示，二極體Dp'包括形成在N阱NW1中之P+摻雜區域Dp'P+及N+摻雜區域Dp'N+。區域Dp'P+用作二極體Dp'的陽極。區域Dp'N+用作二極體Dp'的陰極。區域Dp'P+及Dp'N+用以耦接至電壓端子VDD，以接收供應電壓SVDD。

藉由如上關於第7B圖所述之半導體結構，寄生PNP電晶體T5、寄生NPN電晶體T6及寄生電阻R1、R2及R3如第7B圖中所示一般形成並耦接。在一些實施例中，寄生電晶體T5、T6及寄生電阻R1、R2及R3一起作為等效矽控整流器(SCR)電路。出於說明性目的給出第7B圖中所示之等效SCR電路。各種等效SCR電路在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，省略寄生電阻R1、R2或R3中之至少一者。

寄生PNP電晶體T5包括作為射極之P+摻雜區域Dp'P+、作為基極之N阱NW1及作為集極之P型基板PS。PNP電晶體T5的基極經由寄生電阻器R1耦接至N+摻雜區域Dp'N+。PNP電晶體T5的集極經由寄生電阻R2及R3耦接至P+區域DnP+。寄生NPN電晶體T6包括作為集極之N阱NW1、作為基極之P阱PW2，及作為射極之N+摻雜區域DnN+。NPN電晶體T6的集極耦接至PNP電晶體T5的基極。NPN電晶體T6的基極經由寄生電阻R2及R3耦接至P+摻雜區域DnP+。

繼續參考第7B圖，為了說明，二極體Dp'及二極體Dn中所包括之半導體結構用作ESD路徑ESDP2(亦如第6圖中所示)，且用以作為如上所述之SCR電路。換言之，二極體Dp'的區域Dp'P+、N阱NW1、P型基板PS、P阱PW2以及二極體Dn的區域DnN+及DnP+用以作為SCR電路。舉例而言，在一些實施例中，來自電壓端子VDD之ESD電流IN的一部分流經二極體Dp'的區域Dp'N+及Dp'P+、N阱NW1、P型基板PS、P阱PW2及區域DnN+，流至I/O墊110(ESD路徑ESDP2的箭頭指示ESD電流IN的方向，而電子在相反方向上流動)。

在操作中，在ESD ND模式事件期間，第6圖之二極體Dn及電源箝位電路120接通，以進一步觸發第7B圖之SCR電路。具體如第7B圖中所示，ESD電流IN的至少一部分自電壓端子VSS流經第6圖之ESD路徑 ESDP1至I/O墊110，此ESD路徑ESDP1包括二極體Dn的區域DnP+、P阱PW2以及二極體Dn的區域DnN+。此外，寄生PNP電晶體T5及寄生NPN電晶體T6在ND模式期間接通。因此，ESD電流IN的另一部分自電壓端子VDD流經ESD路徑ESDP2(包括寄生電阻R1、PNP寄生電晶體T5、寄生電阻R2及寄生NPN電晶體T6)至I/O墊110(ESD路徑ESDP2的箭頭指示ESD電流IN的方向，而電子在相反方向上流動)。

在一些實施例中，半導體裝置600進一步包括形成在N阱NW2中之VDDP+及VDDN+，如第7B圖中所示。為了說明，區域VDDP+摻雜有如上所述之p型摻雜劑。藉由包括N阱NW2中的區域VDDP+之半導體結構，在一些實施例中亦導通ESD路徑ESDP3。在各種實施例中，ESD路徑ESDP3亦實施有另一等效SCR電路，為了說明的簡單，第7B圖中未圖示此另一等效SCR電路。ESD電流IN的另一部分自電壓端子VDD流經ESD路徑ESDP3(包括區域VDDP+以及二極體Dn的區域DnN+)，流至I/O墊110。

出於說明性目的，給出第7A圖及第7B圖的配置。以上在第7A圖及第7B圖中提及之元件的各種配置在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，省略包括N阱NW2及區域VDDP+及VDDN+之半導體結構。

現参考第8A圖。第8A圖為根據各種實施例之半 導體裝置800的部分之等效電路。關於第3A圖及第6圖之實施例，為了易於理解，以相同元件符號表示第8A圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第8A圖中所示之元件的協作關係。

與第3A圖及第6圖中所示之實施例相比較，第8A圖中所示之實施例中的半導體裝置800進一步包括並行耦接至電壓端子VDD之複數個二極體Dp'1至Dp'm，而不包括複數個二極體Dn'1至Dn'm。二極體Dp'1至Dp'm中之每一者皆與二極體Dp'等同。此外，在一些實施例中，複數個二極體Dp1至Dpm、二極體Dn1至Dnm以及二極體Dp'1至Dp'm的數目彼此不同。換言之，在一些實施例中，半導體裝置800包括耦接至二極體Dp1之二極體Dp2至Dpm中的至少一個二極體、耦接至二極體Dn1之二極體Dn2至Dnm中的至少一個二極體，以及耦接至二極體Dp'1之二極體Dp'2至Dp'm中的至少一個二極體。

現参考第8B圖。圖8B為根據一些實施例之在第8A圖中之半導體裝置800的一區段之平面圖中的佈局圖。為了說明，半導體裝置800包括佈置成陣列之複數個ESD單元CELL41至CELL4m。複數個ESD單元CELL41至CELL4m中之每一個單元具有與在第7A圖中所示之實施例中之ESD單元CELL4相同的配置。如第8B圖中所示，ESD單元CELL42與ESD單元CELL41相鄰，ESD 單元CELL43與ESD單元CELL42相鄰，等等。然而，本揭示案之一實施例之範疇並不意欲限於成陣列之複數個ESD單元的前述佈置，且複數個ESD單元之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置800所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。

具體在第8B圖中繪示出，半導體裝置800提供由ESD單元CELL41至CELL4m所提供之複數個ESD路徑ESDP11至ESDP1m、複數個ESD路徑ESDP21至ESDP2m以及複數個ESD路徑ESDP31至ESDP3m。在一些實施例中，ESD路徑ESDP11至ESDP1m中之每一者具有與第7A圖及第7B圖中所示之實施例中之ESD路徑ESDP1相同的配置。以相同方式，ESD路徑ESDP21至ESDP2m中之每一者具有與ESD路徑ESDP2相同的配置，且ESD路徑ESDP31至ESDP3m中之每一者具有與ESD路徑ESDP3相同的配置。換言之，ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VDD之間放電。ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由二極體Dn1至Dnm及二極體Dp'1至Dp'm中所包括之半導體結構放電。ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自電壓端子VDD至二極體Dn1至Dnm的陽極放電。

出於說明性目的，給出二極體Dp1至Dpm、Dn1 至Dnm及Dp'1至Dp'm、ESD單元CELL41至CELL4m之配置。上述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，ESD單元CELL41至CELL4m係成列或矩陣佈置，而非如第8B圖中所示成行佈置。

現參考第9A圖及第9B圖。第9A圖為根據一些實施例之在第6圖中之半導體裝置600的一區段之平面圖中的佈局圖，其具有摻雜區域的另一佈置。第9B圖為根據各種實施例之在第9A圖中之半導體裝置600之佈局圖沿橫截線XX’的截面圖。關於第7A圖及第7B圖之實施例，為了易於理解，以相同元件符號表示第9A圖及第9B圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第9A圖及第9B圖中所示之元件的協作關係。

與第7A圖及第7B圖中所示之實施例相比較，為了說明，在第9A圖及第9B圖中所示之實施例中，在N阱NW1中沿橫截線XX’的方向佈置複數個N+摻雜區域Dp'N+1至Dp'N+p(每一者具有如第9A圖中所示之帶狀配置)。區域Dp'N+1用作二極體Dp'的陰極。N+摻雜區域Dp'N+1至Dp'N+p中之每一區域經由安置於其上之VDD金屬連接層CL2耦接至電壓端子VDD。在一些實施例中，前述二極體Dp'、Dp及Dn以及如上所述之半導體結構的至少一部分用以形成為如第7A圖中所示之ESD單元CELL5。應注意，在一些實施例中，在N阱 NW2中存在安置成在區域VDDP+旁邊的複數個N+摻雜區域VDDN+1至VDDN+p。N+摻雜區域VDDN+1至VDDN+p中之每一區域經由安置於其上之VDD金屬連接層CL2耦接至電壓端子VDD。

藉由如上關於第9B圖所論述之半導體結構，寄生電晶體T7及T8如第9B圖中所示一般形成並耦接。為了說明，區域DnN+用作將耦接至I/O墊110之寄生電晶體T7及T8的射極。P阱PW2用作寄生電晶體T7及T8的基極。複數個區域Dp'N+1至Dp'N+p用作電晶體T7的集極。複數個區域VDDN+1至VDDN+p用作電晶體T8的集極。寄生電晶體T7及T8的基極經由區域DnP+耦接至電壓端子VSS。

為了說明，寄生電晶體T7及T8用以形成用於將負閂鎖電流分流至電壓端子VDD之NPN路徑P3。舉例而言，在一些實施例中，負雜訊發生在I/O墊110處，且外部電子在區域DnN+處被注入至二極體Dn中(NPN路徑的箭頭指示電流的方向，而電子在相反方向上流動)。隨後，閂鎖電子自區域DnN+、P阱PW2以及N阱NW1及NW2、區域Dp'N+1至Dp'N+p以及複數個區域VDDN+1至VDDN+p流經NPN路徑P3，流至電壓端子VDD，此電壓端子VDD在一些實施例中耦接至接地電壓。

現參考第9C圖及第9D圖。第9C圖及第9D圖為根據一些實施例之在第9A圖中之半導體裝置600的平 面圖中之佈局圖。為了說明，半導體裝置600包括成陣列之複數個ESD單元CELL51至CELL5m。ESD單元CELL51至CELL5m中之每一個單元具有與在第9A圖中所示之實施例中之ESD單元CELL5相同的配置。如第9C圖中所示，ESD單元CELL51至CELL5m中之一者被安置成與ESD單元CELL51至CELL5m中之另一者相鄰。然而，本揭示案之一實施例之範疇並不意欲限於陣列的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置600所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。

繼續參考第9C圖，半導體裝置600提供由ESD單元CELL51至CELL5m所提供之複數個ESD路徑ESDP11至ESDP1m、複數個ESD路徑ESDP21至ESDP2m以及複數個ESD路徑ESDP31至ESDP3m。在一些實施例中，ESD路徑ESDP11至ESDP1m中之每一者具有與第7A圖及第7B圖中所示之實施例中之ESD路徑ESDP1相同的配置。以相同方式，ESD路徑ESDP21至ESDP2m中之每一者具有與ESD路徑ESDP2相同的配置，且ESD路徑ESDP31至ESDP3m中之每一者具有與ESD路徑ESDP3相同的配置。換言之，ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VDD之間放電。ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一 部分經由二極體Dn1至Dnm及二極體Dp'1至Dp'm中所包括之半導體結構放電。ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自二極體Dn1至Dnm的陽極至電壓端子VDD放電。半導體裝置600亦提供複數個NPN路徑P31至P3m(為了簡要起見未在第9C圖中圖示)，其協作以將負閂鎖電流分流至電壓端子VDD。

出於說明性目的給出第9A圖至第9C圖的配置。上述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。

現参考第9D圖。第9D圖為根據各種實施例之半導體裝置600的平面圖中之佈局圖。為了說明，半導體裝置600包括成陣列之ESD單元CELL41至CELL4m以及ESD單元CELL51至CELL5m。如第9D圖中所示，ESD單元CELL41與ESD單元CELL51相鄰。ESD單元CELL41及CELL51之相同配置可重複許多次。然而，本揭示案之一實施例之範疇並不意欲限於陣列的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置600所需要之電流能力，可視需要修改陣列中所包括之複數個ESD單元CELL41至CELL4m以及複數個ESD單元CELL51至CELL5m的數目。

具體在第9D圖中繪示出，半導體裝置600提供在ESD單元CELL41至CELL4m中之ESD路徑 ESDP11至ESDP1m、ESD路徑ESDP21至ESDP2m及ESD路徑ESDP31至ESDP3m；在ESD單元CELL51至CELL5m中之ESD路徑ESDP11至ESDP1m、ESD路徑ESDP21至ESDP2m及複數個ESD路徑ESDP31至ESDP3m。換言之，在ESD單元CELL41至CELL4m中之ESD路徑ESDP11至ESDP1m以及在ESD單元CELL51至CELL5m中之ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。在ESD單元CELL41至CELL4m中之ESD路徑ESDP21至ESDP2m以及在ESD單元CELL51至CELL5m中之ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由在ESD單元CELL41至CELL4m及ESD單元CELL51至CELL5m中之二極體Dn1至Dnm及二極體Dp'1至Dp'm中所包括之半導體結構放電。在ESD單元CELL41至CELL4m中之ESD路徑ESDP31至ESDP3m以及在ESD單元CELL51至CELL5m中之ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自ESD單元CELL41至CELL4m及ESD單元CELL51至CELL5m中之二極體Dn1至Dn'm的陰極至電壓端子VDD放電。半導體裝置600亦提供ESD單元CELL51至CELL5m中之複數個NPN路徑P31至P3m(為了簡要起見未在第9D圖中圖示)，其協作以將負閂鎖電流分流至電壓端子VDD。

出於說明性目的給出ESD單元CELL41至CELL4m及ESD單元CELL51至CELL5m的配置。上述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。

現參考第10圖。第10圖為根據各種實施例之半導體裝置1000的部分之等效電路。關於第1圖及第6圖之實施例，為了易於理解，以相同元件符號表示第10圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第10圖中所示之元件的協作關係。

與第1圖及第6圖中所示之實施例相比較，如第10圖中所示，半導體裝置1000同時包括二極體Dp'及Dn'。二極體Dp'的陽極及陰極耦接至電壓端子VDD。二極體Dn'的陽極及陰極耦接至電壓端子VSS。以下將詳細論述二極體Dp'及Dn'之間的協作關係。

現参考第11A圖。第11A圖為根據各種實施例之在第10圖中之等效電路的操作之示意圖。關於第11A圖之實施例，為了易於理解，以相同元件符號表示第1圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第11A圖中所示之元件的協作關係。

為了說明，在I/O墊110處之ESD PS模式事件期間，與第1圖中所示之實施例相比較，在半導體裝置1000中導通多個ESD路徑，包括(例如)如第11A圖 中所示在電壓端子VDD及VSS之間的ESD路徑ESDP4。以另一方式解釋，I/O墊110與電壓端子VSS之間的ESD電流IN的一部分可經由ESD路徑ESDP4放電。具體而言，二極體Dp'及Dn'包括半導體結構，此半導體結構用以在I/O墊110的電壓位準最高，供應電壓SVDD的電壓位準高於供應電壓SVSS且電壓端子VSS耦接至接地電壓時，將ESD電流IN的一部分自電壓端子VDD導向至電壓端子VSS。

為了進一步理解在第11A圖中之實施例中所示之半導體裝置1000的結構，現參考第11B圖及第11C圖。第11B圖為根據一些實施例之在第11A圖中之半導體裝置1000的一區段之平面圖中的佈局圖。第11C圖為第11B圖中之半導體裝置1000的佈局圖沿橫截線XX’之截面圖。關於第2A圖及第2B圖之實施例，為了易於理解，以相同元件符號表示第11B圖及第11C圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第11B圖及第11C圖中所示之元件的協作關係。

與第2A圖及第2B圖中所示之實施例相比較，如第11B圖及第11C圖中所示，半導體裝置1000進一步包括與P阱PW2相鄰之N阱NW3，以及與安置在P型基板PS(如第11C圖中所示)上之N阱NW3相鄰的P阱PW3，二極體Dp'的區域Dp'N+及Dp'P+安置在N阱NW3中。二極體Dn的區域DnN+及DnP+安置在P阱 PW3中，而非安置在P阱PW2中。在如第11B圖中所示之實施例中，N阱NW1、NW2及NW3，P阱PW1、PW2及PW3，二極體Dp、Dp'、Dn及Dn'以及如上所述之半導體結構的至少一部分用以形成為ESD單元CELL6，如第11B圖中所示。為了說明的簡單，第11C圖中未圖示I/O墊金屬連接層CL1、VDD金屬連接層CL2及VSS金屬連接層CL3。然而，本揭示案之一實施例之範疇並不限於此種ESD單元，且其他適當種類的ESD單元在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置1000所需之電流能力，可視需要修改摻雜區域的寬度、長度、摻雜區域之間的間距以及連接層的佈置。

為了說明，如第11C圖中所示，二極體Dp'的區域Dp'N+用作二極體Dp'的陰極。二極體Dp'的區域Dp'P+用作二極體Dp'的陽極。區域Dp'P+及Dp'N+用以耦接至電壓端子VDD，以接收供應電壓SVDD。二極體Dn的區域DnN+用作二極體Dn的陰極，且用以耦接至I/O墊110。二極體Dn的區域DnP+用作二極體Dn的陽極，且用以耦接至電壓端子VSS。

藉由如上關於第11C圖所述之半導體結構，寄生PNP電晶體T9及寄生NPN電晶體T10以及寄生電阻R4進一步如第11C圖中所示一般形成並耦接。在一些實施例中，寄生PNP電晶體T9、寄生NPN電晶體T10及寄生電阻R4一起作為等效矽控整流器(SCR)電路。出於說明性目的給出第11C圖中所示之等效SCR電路。各種等效 SCR電路在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，省略寄生電阻R4。

寄生PNP電晶體T9包括作為射極之區域Dp'P+、作為基極之N阱NW3及作為集極之P型基板PS。寄生PNP電晶體T9的集極經由寄生電阻R4耦接至寄生NPN電晶體T10的基極。寄生NPN電晶體T10包括作為集極之N阱NW3、作為基極之P阱PW2，及作為射極之區域Dn'N+。寄生NPN電晶體T10的集極耦接至寄生PNP電晶體T9的基極。

繼續參考第11C圖，為了說明，二極體Dp'的區域Dp'P+、N阱NW3、P型基板PS、P阱PW2及區域Dn'N+用作電壓端子VSS及VDD之間的ESD路徑ESDP4。與第2A圖及第2B圖中所示之實施例相比較，在第11C圖中所示之實施例中，在ESD PS模式事件期間，第11A圖之二極體Dp及電源箝位電路120接通，以進一步觸發ESD路徑ESDP4。以另一方式解釋，除了ESD電流IN的一部分經由ESD路徑ESDP1、ESDP2及ESDP3放電以外，ESD電流IN的另一部分自電壓端子VDD流經ESD路徑ESDP4(包括寄生PNP電晶體T9、寄生電阻R4及寄生NPN電晶體T10)至電壓端子VSS。藉由第11A圖至第11C圖中所繪示之配置，除了ESD路徑ESDP1、ESDP2及ESDP3以外，亦提供了雙向SCR電路。在ESD PS模式事件期間，ESD電流IN的一部分進一步經由ESD路徑ESDP4分流至接地。

現參考第12A圖、第12B圖及第12C圖。第12A圖為根據各種實施例之在第10圖中之等效電路的另一操作之示意圖。第12B圖為根據一些實施例之在第12A圖中之半導體裝置1000的一區段之平面圖中的佈局圖。第12C圖為第12B圖中之半導體裝置1000的佈局圖沿橫截線XX’之截面圖。關於第11A圖、第11B圖及第11C圖之實施例，為了易於理解，以相同元件符號表示第12A圖、第12B圖及第12C圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第12A圖、第12B圖及第12C圖中所示之元件的協作關係。

為了說明，在I/O墊110處之ESD ND模式事件期間，在半導體裝置1000中導通電壓端子VDD及VSS之間的ESD路徑ESDP4。具體在第12A圖中說明，二極體Dn及電源箝位電路120接通且進一步觸發ESD路徑ESDP4。以另一方式解釋，除了ESD電流IN的一部分經由ESD路徑ESDP1、ESDP2及ESDP3放電以外，ESD電流IN的另一部分自電壓端子VDD流經ESD路徑ESDP4(包括寄生PNP電晶體T9、寄生電阻R4及寄生NPN電晶體T10)至電壓端子VSS(ESD路徑ESDP4的箭頭指示電流的方向，而電子在相反方向上流動)。藉由第12A圖至第12C圖中所繪示之配置，除了ESD路徑ESDP1、ESDP2及ESDP3以外，亦提供了雙向SCR電路。在ESD ND模式事件期間，ESD電流IN的一部分進 一步經由ESD路徑ESDP4分流至接地。

現參考第13A圖及第13B圖。第13A圖為半導體裝置1300的部分之等效電路。第13B圖為根據一些實施例之第13A圖中之半導體裝置1300的一區段之平面圖中的佈局圖。關於第3A圖、第3B圖、第8A圖、第8B圖、第10圖及第11B圖之實施例，為了易於理解，以相同元件符號表示第13A圖及第13B圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第13A圖及第13B圖中所示之元件的協作關係。

與第10圖中所示之實施例相比較，第13A圖中所示實施例中之半導體裝置1300包括並行耦接在I/O墊110與電壓端子VDD之間的二極體Dp1至Dpm、並行耦接在I/O墊110與電壓端子VSS之間的二極體Dn1至Dnm、並行耦接至電壓端子VSS之二極體Dn'1至Dn'm，以及並行耦接至電壓端子VDD之二極體Dp'1至Dp'm。此外，在一些實施例中，二極體Dp1至Dpm、二極體Dn1至Dnm、二極體Dn'1至Dn'm及二極體Dp'1至Dp'm之數目彼此不同。換言之，在一些實施例中，半導體裝置1300包括耦接至Dp1之二極體Dp2至Dpm中的至少一個二極體、耦接至Dn1之二極體Dn2至Dnm中的至少一個二極體，耦接至Dn'1之二極體Dn'2至Dn'm中的至少一個二極體，以及耦接至Dp'1之二極體Dp'2至Dp'm中的至少一個二極體。

現参考第13B圖。第13B圖為根據各種實施例之在第13A圖中之半導體裝置1300的一區段之平面圖中的佈局圖。為了說明，半導體裝置1300包括佈置成陣列之複數個ESD單元CELL61至CELL6m。ESD單元CELL61至CELL6m中之每一個單元具有與在第11B圖中所示之實施例中之ESD單元CELL6相同的配置。如第13B圖中所示，ESD單元CELL62與ESD單元CELL61相鄰，等等。然而，本揭示案之一實施例之範疇並不意欲限於成陣列之複數個ESD單元的前述佈置，且複數個ESD單元之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置1300所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。為了簡要起見，本文中省略第13A圖及第13B圖之實施例中的類似元件之特定操作，其已在第11A圖至第11C圖及第12A圖至第12C圖中詳細論述。

現參考第14圖。第14圖為根據各種實施例之用於操作半導體裝置100、300、400、500、800、1000及1300之方法1400的流程圖。

將第11A圖、第11B圖及第11C圖中所繪示之實施例作為實例來論述方法1400。在步驟1401中，在一些實施例中，在ESD PS模式事件期間，導通I/O墊110與電壓端子VSS之間的ESD路徑ESDP1，此電壓端子VSS用以接收供應電壓VSS。在ESD路徑ESDP1中，二極體Dp耦接在I/O墊110與電壓端子VDD之間以接 收供應電壓SVDD，且電源箝位電路120耦接在電壓端子VDD及VSS之間。

在步驟1402中，導通I/O墊110與電壓端子VSS之間的ESD路徑ESDP2。在ESD路徑ESDP2中，二極體Dp及具有耦接至電壓端子VSS之兩個端子的二極體Dn'包括半導體結構。此半導體結構用以作為等效矽控整流器(SCR)電路。

在一些實施例中，方法1400進一步包括導通電壓端子VDD及VSS之間的ESD路徑ESDP4。在ESD路徑ESDP4中，二極體Dn'及具有耦接至電壓端子VDD之兩個端子的二極體Dp'包括另一半導體結構。另一半導體結構用以作為另一SCR電路。

在一些實施例中，方法1400進一步包括在二極體Dp的一側處形成二極體Dn。二極體Dn包括P阱PW3、耦接至I/O墊110之N+摻雜區域DnN+，及耦接至電壓端子VSS之至少一個P+摻雜區域DnP+。此外，在一些實施例中，形成二極體Dn進一步包括形成複數個P+摻雜區域DnP+1至DnP+N。複數個P+摻雜區域DnP+1至DnP+N中之每一者在平面圖中具有帶狀配置，且複數個P+摻雜區域DnP+1至DnP+N係如第4B圖中所示之實施例一般沿橫截線XX’的方向佈置。

在一些實施例中，包括在二極體Dp及Dn'、二極體Dn及Dp'或二極體Dp'及Dn'中之半導體結構的兩個摻雜區域之間的更近間距導致將ESD電流IN分流至接地 的更佳能力，其中半導體結構作為SCR電路。舉例而言，如第2B圖中所示，二極體Dp的區域DpP+與二極體Dn'的Dn'N+之間的間距越近，二極體Dp及Dn'中所包括之SCR電路的有效性越高。

在一些方法中，如上所述之一些半導體裝置包括用於對內部電路提供ESD保護之電源箝位電路。然而，在沒有虛設二極體(諸如，本揭示案之一實施例中所提供之二極體Dn'及Dp')之半導體結構的情況下，當ESD電流流經上拉二極體、金屬佈線及電源箝位電路時，內部電路會遭受高的電壓降。

與以上方法相比較，本揭示案之一實施例提供了一種半導體裝置，此半導體裝置包括至少一個新創建之SCR電路，以使ESD電流自I/O墊至接地放電，並進一步減小了跨內部電路之電壓降。因此，與先前方法相比較，本揭示案之一實施例中所提供之半導體裝置允許積體電路元件的更高ESD魯棒性。此外，實現了來自I/O墊之較低寄生電容，以便用於高速應用中。

現參考第15A圖至第15D圖。根據一些實施例，第15A圖是半導體裝置部分的等效電路。根據一些實施例，第15B圖是第15A圖中的半導體裝置的一區段之平面圖中的佈局圖。根據一些實施例，第15C圖是第15A圖中的半導體裝置沿橫截線Y1-Y1’的截面圖。根據一些實施例，第15D圖是第15A圖中的半導體裝置沿橫截線Y2-Y2’的截面圖。對應於第1圖至第14圖之實施例， 為了易於理解，以相同元件符號表示第15A圖至第15D圖中之相同元件。

相比於第1圖中的半導體裝置100，第15A圖中的半導體裝置1500更包含串聯耦接至二極體Dp1於電壓端子VDD和電壓端子VSS之間的二極體Dp2，其中二極體Dp1的一端子耦接至I/O墊110。半導體裝置更包含二極體Dn1’和Dn2’。為了說明，二極體Dn1’和Dn2’中的每一者的兩個端子皆耦接至電壓端子VSS、電源箝位電路120的端子、內部電路的端子130以及二極體Dn1的端子。在一些實施例中，二極體Dn1作用相當於，例如第1圖中的二極體Dn。在一些實施例中，二極體Dn1’和Dn2’作用相當於，例如第1圖中的Dn’。在一些實施例中，二極體Dn1’及Dn2’作為靜電放電部件，用以釋放靜電放電電荷。

在一些實施例中，內部電路130更耦接至電壓端子VDD和VSS。

如第15A圖所示，當靜電放電事件發生(Zap+)，多個靜電放電路徑包含，例如靜電放電路徑ESDP5、ESDP61及ESDP62，在半導體裝置1500中導通以釋放由靜電放電電荷感應的靜電放電電流，靜電放電電荷接收自I/O墊。具體而言，如第15A圖所示靜電放電電流在I/O墊和電壓端子VSS間流通，且導向通過由二極體Dp1、Dp2和電源箝位電路120形成的靜電放電電流路徑ESDP5。其他靜電放電流在I/O墊110和電壓端子VSS 間流通，且導向通過靜電放電電流路徑ESDP61和ESDP62，其中二極體Dn1’和Dn2’是包含於用以釋放靜電放電電流的半導體結構。半導體結構的細節包含於下文討論的二極體Dp1、Dp2、Dn1、Dn1’及Dn2’。

如第15B圖至第15D圖所示，二極體Dp1包含形成於N阱NW1的摻雜區域Dp1P+及Dp1N+。區域Dp1P+用作為二極體Dp1的陽極且用以耦接至I/O墊110。摻雜區域Dp1N+用以用作為二極體Dp1的陰極且用以耦接至在二極體Dp1和Dp2間的節點INT1。二極體Dp2包含形成於N阱NW4的N+摻雜區域Dp2N+及P+摻雜區域Dp2P+。摻雜區域Dp2P+用作為二極體Dp2的陽極且用以耦接至節點INT1。摻雜區域Dp2N+用作為二極體Dp2的陰極且用以耦接至電壓端子VDD。

二極體Dn1包含形成於P阱PW2的P+摻雜區域Dn1P+及N+摻雜區域Dn1N+。摻雜區域Dn1P+用作為二極體Dn1和電壓端子VSS的陽極。摻雜區域Dn1N+用作為二極體Dn1的陰極且用以耦接至I/O墊110。

二極體Dn1’包含形成於相鄰於N阱NW1的P阱PW2的P+摻雜區域Dn1’ P+及N+摻雜區域Dn1’ N+。摻雜區域Dn1’ P+用作為二極體Dn1’的陽極。摻雜區域Dn1’ N+用作為二極體Dn1’的陰極。摻雜區域Dn1’ P+及Dn1’ N+用以耦接至電壓端子VSS。二極體Dn2’包含形成於相鄰於N阱NW1的P阱PW2的P+摻雜區域Dn2’ P+及N+摻雜區域Dn2’ N+。摻雜區域 Dn2’ P+用作為二極體Dn2’的陽極。摻雜區域Dn2’ N+用作為二極體Dn2’的陰極。摻雜區域Dn2’ P+和Dn2’ N+用以耦接至電壓端子VSS。

在一些實施例中，摻雜區域Dp1N+更耦接至摻雜區域Dp2P+。摻雜區域Dp1P+及摻雜區域Dn1N+耦接在一起。摻雜區域Dn1P+、摻雜區域Dn1’ N+、摻雜區域Dn2’ P+及Dn2’ N+耦接再一起。所有的摻雜區域Dp2N+相互耦接，且所有的摻雜區域Dp2P+相互耦接。

如第15B圖所示，在佈局圖上，P阱PW2是在N阱NW1的周圍。N阱NW4相鄰於P阱PW2，且P阱PW2的一部分插在N阱NW1和N阱NW4之間。摻雜區域Dp2N+和摻雜區域Dp2P+延伸於x方向且交錯布置並在y方向上彼此分隔開。在一些實施例中，二極體Dn1’和Dn2’布置於N阱NW1的相對兩側上。

參考第15A圖至第15D圖，靜電放電電路ESDP5包含第15C圖中的摻雜區域Dp1P+、N阱NW1及摻雜區域Dp1N+，且更包含N阱NW4中的摻雜區域Dp2P+和摻雜區域Dp2N+。摻雜區域Dp2N+更耦接至電壓端子VDD和電源箝位電路120。因此，靜電放電電流通過靜電放電路徑ESDP5從I/O墊首先流至電壓端子VDD，接著流至電壓端子VSS。

參考第15C圖，寄生PNP電晶體Qpnp1、寄生NPN電晶體Qnpn1至Qnpn2、寄生電阻R5至R7形成且耦接如第15C圖所示。在一些實施例中，寄生PNP電 晶體Qpnp1、寄生NPN電晶體Qnpn1至Qnpn2及寄生電阻R6一起操作為等效矽控整流器(silicon controlled rectifier,SCR)電路。第15C圖所示的等效SCR電路是為了說明的目的而提供。各種等效SCR電路皆屬於本揭露的考慮範圍。例如，在一些實施例中，寄生電阻R5至R7中至少一個被省略。

寄生PNP電晶體Qpnp1包含作為射極的區域Dp1P+、作為基極的N阱NW1及作為集極的P型基板PS。寄生NPN電晶體Qnpn1包含作為射極的區域Dn1’ N+、做為基極的P型基板PS及作為集極的摻雜區域Dp1N+。寄生NPN電晶體Qnpn2包含作為射極的區域Dn2’ N+、做為基極的P型基板PS及作為集極的N阱NW1。

寄生NPN電晶體Qnpn1至Qnpn2的基極耦接至寄生PNP電晶體Qpnp1的集極和寄生電阻R5及R7，其中寄生電阻R5及R7代表P型基板PS跟P阱PW2的本質電阻。寄生NPN電晶體Qnpn1的集極耦接至代表N阱NW1的本質電阻的寄生電阻R6。

為了說明，包含於二極體Dp1、Dn1’及Dn2’的半導體結構用作為ESD路徑ESDP61至ESDP62(也示於第15A圖)，且用以操作為上文討論的等效SCR電路。換言之，二極體Dp1的區域Dp1P+、N阱NW1、P型基板PS、P阱PW2和二極體Dn1’的摻雜區域Dn1’ N+及二極體Dn2’的Dn2’ N+用以操作為SCR電路。

例如，在一些實施例中，從I/O墊注入的靜電放電電流通過ESD路徑ESDP61-區域Dp1P+、N阱NW1、P型基板PS、P阱PW2及二極體Dn1’的摻雜區域Dn1’ N+，釋放至電壓端子VSS。在一些實施例中，靜電放電路徑更流通過二極體Dn1’的摻雜區域Dn1’ P+至電壓端子VSS。

相似地，在一些實施例中，從I/O墊110注入的ESD電流通過ESD路徑ESDP62-區域Dp1P+、N阱NW1、P型基板PS、P阱PW2及二極體Dn2’的摻雜區域Dn2’ N+，釋放至電壓端子VSS。在一些實施例中，靜電放電路徑更流通過二極體Dn2’的摻雜區域Dn2’ P+至電壓端子VSS。

操作中，在ESD的PS模式時，二極體Dp1至Dp2和電源箝位電路120導通且進一步觸發第15B圖至第15C圖的SCR電路。具體而言，ESD電流從I/O墊110流通過第15A圖的ESD路徑ESDP5至電壓端子VSS。此外，寄生PNP電晶體Qpnp1及寄生NPN電晶體Qnpn2在PS模式時導通。因此，另一ESD電流從I/O墊流通過ESD路徑ESDP61及ESDP62至電壓端子VSS。在如第15A圖至第15D圖所繪的配置下，除ESD路徑ESDP5外，另一ESD電流更通過ESD路徑ESDP61和ESDP62分流至接地。

第15A圖至第15D圖的配置是為說明的目的而提供。上文所提及在第15A圖至第15D圖中元件的各種 配置接屬於本揭露所考慮的範圍。例如，在一些實施例中，N阱NW1和N阱NW4相連接。

在本揭露的一實施例的配置下，藉由使用串聯上拉二極體(Dp1至Dp2)，二極體的總電容降低。在一些實施實施例中，半導體裝置1500包含多於兩個的二極體Dp2且更降低I/O墊110和電壓端子VDD之間的整體電容。

現參考第16A圖至第16D圖，根據一些實施例，第16A圖是半導體裝置的一部分的等效電路。根據一些實施例，第16B圖是第16A圖中的半導體裝置的一區段之平面圖中的佈局圖。根據一些實施例，第16C圖是第16A圖中的半導體裝置沿橫截線Y1-Y1’的截面圖。根據一些實施例，第16D圖是第16A圖中的半導體裝置沿橫截線Y2-Y2’的截面圖。對應於第1圖至第15D圖之實施例，為了易於理解，以相同元件符號表示第16A圖至第16D圖中之相同元件。

相比於第15A圖中的半導體裝置1500，代替二極體Dp2及D1’至D2’，第16A圖中的半導體裝置1600更包含和二極體Dn1串聯耦接於電壓端子VDD和電壓端子VSS之間的二極體Dn2，其中二極體Dn2的一端子耦接至電壓端子VSS。半導體裝置更包含二極體Dp1’和Dp2’。為了說明，二極體Dp1’和Dp2’中的每一者的兩個端子皆耦接至電壓端子VDD、電源箝位電路120的端子、內部電路130的端子以及二極體Dp1的端子。在一些實施例中，二極體Dp1’及Dp2’作用相當於，例 如第6圖中的二極體Dp’。在一些實施例中，二極體Dp1’和Dp2’作為ESD部件，用以釋放ESD電荷。

如第16A圖所示，當ESD事件發生(Zap+)，多個ESD路徑包含，例如靜電放電路徑ESDP7、ESDP81及ESDP82，在半導體裝置1600中導通以釋放由ESD電荷感應的ESD電流，ESD電荷接收自I/O墊。具體而言，如第16A圖所示ESD電流在I/O墊110和電壓端子VDD間流通，且導向通過由二極體Dn1、Dn2和電源箝位電路120形成的靜電放電電流路徑ESDP7。其他ESD流在I/O墊110和電壓端子VDD間流通，且導向通過ESD電流路徑ESDP81和ESDP82，其中二極體Dp1’和Dp2’是包含於用以釋放ESD電流的半導體結構。半導體結構的細節包含於下文討論的二極體Dn1、Dn2、Dp1、Dp1’及Dp2’。

如第16B圖至第16D圖所示，二極體Dn1包含形成於P阱PW2’的摻雜區域Dn1N+及Dn1P+。區域Dn1N+用作為二極體Dn1的陰極且用以耦接至I/O墊110。摻雜區域Dn1P+用以用作為二極體Dn1的陽極且用以耦接至在二極體Dn1和Dn2間的節點INT2。二極體Dn2包含形成於P阱PW4的N+摻雜區域Dn2N+及P+摻雜區域Dn2P+。摻雜區域Dn2P+用作為二極體Dn2的陽極且用以耦接至電壓端子VSS。摻雜區域Dn2N+用作為二極體Dn2的陰極且用以耦接至節點INT2。

二極體Dp1包含形成於N阱NW1’的P+摻雜區 域Dp1P+及N+摻雜區域Dp1N+。摻雜區域Dp1P+用作為二極體Dp1和電壓端子VDD的陰極。摻雜區域Dn1P+用作為二極體Dp1的陽極且用以耦接至I/O墊110。

二極體Dp1’包含形成於相鄰於P阱PW4的N阱NW1’的P+摻雜區域Dp1’ P+及N+摻雜區域Dp1’ N+。摻雜區域Dp1’ P+用作為二極體Dp1’的陽極。摻雜區域Dp1’ N+用作為二極體Dp1’的陰極。摻雜區域Dp1’ P+及Dp1’ N+用以耦接至電壓端子VDD。二極體Dp2’包含形成於相鄰於P阱PW4的N阱NW5的P+摻雜區域Dp2’ P+及N+摻雜區域Dp2’ N+。摻雜區域Dp2’ P+用作為二極體Dp2’的陽極。摻雜區域Dp2’ N+用作為二極體Dp2’的陰極。摻雜區域Dp2’ P+和Dp2’ N+用以耦接至電壓端子VDD。

在一些實施例中，摻雜區域Dn1P+更耦接至摻雜區域Dn2N+。摻雜區域Dn1N+及摻雜區域Dp1P+耦接在一起。摻雜區域Dp1N+、摻雜區域Dp1’ N+、摻雜區域Dp1’ N+耦接再一起。摻雜區域Dp2’ P+及Dp2’ N+耦接再一起。所有的摻雜區域Dn2N+相互耦接，且所有的摻雜區域Dn2P+相互耦接。

在第16B圖的佈局圖上，N阱DNW是在P阱PW2’的周圍，且在第16C圖的截面圖上布置在基板PS和P阱PW2之間。P阱PW4相鄰於N阱DNW、NW1’及NW5。摻雜區域Dn2N+和摻雜區域Dn2P+延伸於x方向且交錯布置並在y方向上彼此分隔開。在一些實施例 中，二極體Dp1’和Dp2’布置於P阱PW2’的相對兩側上。

參考第16A圖至第16D圖，ESD電路ESDP7包含第16C圖中的摻雜區域Dn1P+、P阱PW2’及摻雜區域Dn1N+，且更包含P阱PW4中的摻雜區域Dn2P+和摻雜區域Dn2N+。摻雜區域Dn2P+更耦接至電壓端子VDD和電源箝位電路120。因此，ESD電子通過ESD路徑ESDP7從I/O墊首先流至電壓端子VSS，接著流至電壓端子VDD。換言之，ESD電流通過ESD路徑ESDP7從I/O墊首先流至電壓端子VDD，接著流至電壓端子VSS。

參考第16C圖，寄生NPN電晶體Qnpn3、寄生PNP電晶體Qpnp2至Qpnp3、寄生電阻R8至R10形成且耦接如第16C圖所示。在一些實施例中，寄生NPN電晶體Qnpn3、寄生PNP電晶體Qpnp2至Qpnp3及寄生電阻R8一起操作為等效矽控整流器(silicon controlled rectifier,SCR)電路。第16C圖所示的等效SCR電路是為了說明的目的而提供。各種等效SCR電路皆屬於本揭露的考慮範圍。例如，在一些實施例中，寄生電阻R9至R10中至少一個被省略。

寄生NPN電晶體Qnpn3包含作為射極的區域Dn1N+、作為基極的P阱PW2’及作為集極的P型基板PS。寄生PNP電晶體Qpnp2包含作為射極的區域Dp1’ P+、做為基極的P型基板PS及作為集極的摻雜區域 Dn1P+。寄生PNP電晶體Qpnp3包含作為射極的區域Dp2’ P+、做為基極的P型基板PS及作為集極的P阱PW2’。

寄生NPN電晶體Qpnp2至Qpnp3的基極耦接至寄生NPN電晶體Qnpn3的集極和寄生電阻R9及R10，其中寄生電阻R9及R10代表P型基板PS跟N阱NW1’和NW5的本質電阻。寄生PNP電晶體Qpnp2的集極耦接至代表P阱PW2’的本質電阻的寄生電阻R8。

為了說明，包含於二極體Dn1、Dp1’及Dp2’的半導體結構用作為ESD路徑ESDP81至ESDP82(也示於第16A圖)，且用以操作為上文討論的等效SCR電路。換言之，二極體Dn1的區域Dn1N+、P阱PW2’、P型基板PS、N阱NW1’和二極體Dp1’的摻雜區域Dp1’ P+及二極體Dp2’的Dp2’ P+用以操作為SCR電路。

例如，在一些實施例中，從I/O墊注入的ESD電流通過ESD路徑ESDP81-區域Dn1N+、P阱PW2’、N阱DNW、P型基板PS、N阱NW1’及二極體Dp1’的摻雜區域Dp1’ N+，釋放至電壓端子VDD。在一些實施例中，ESD路徑更流通過二極體Dp1’的摻雜區域Dp1’ P+至電壓端子VDD。相似地，在一些實施例中，從I/O墊110注入的ESD電流通過ESD路徑ESDP82-區域Dn1N+、P阱PW2’、P型基板PS、N阱DNW、NW5及二極體Dp2’的摻雜區域Dp2’ P+，釋放至電壓端子VDD。在一些實施例中，ESD路徑更流通過二極體Dp2’ 的摻雜區域Dp2’ N+至電壓端子VDD。第16C圖所示的箭號表示ESD電流的方向，ESD電流和ESD電子相關且以反方向流通。

操作中，在ESD的ND模式時，二極體Dn1至Dn2和電源箝位電路120導通且進一步觸發第16B圖至第16C圖的SCR電路。具體而言，ESD電子流從I/O墊110流通過第16A圖的ESD路徑ESDP7至電壓端子VDD(換言之，相應的從電壓端子VDD流至I/O墊的ESD電流)。此外，寄生NPN電晶體Qnpn3及寄生PNP電晶體Qpnp2至Qpnp3在ND模式時導通。因此，另一ESD電子流從I/O墊流通過ESD路徑ESDP81及ESDP82至電壓端子VDD。在如第16A圖至第16D圖所繪的配置下，除ESD路徑ESDP7外，另一ESD電流更通過ESD路徑ESDP81和ESDP82分流至接地。

第16A圖至第16D圖的配置是為說明的目的而提供。上文所提及在第16A圖至第16D圖中元件的各種配置接屬於本揭露所考慮的範圍。例如，在一些實施例中，半導體裝置1600更包含二極體Dp2和Dn1’至Dn2’。

現參考第17A圖至第17C圖，根據一些實施例，第17A圖是半導體裝置的一部分的等效電路。根據一些實施例，第17B圖是第17A圖中的半導體裝置的一區段之平面圖中的佈局圖。根據一些實施例，第17C圖是第17A圖中的半導體裝置沿橫截線Y1-Y1’的截面圖。對應於第 1圖至第16D圖之實施例，為了易於理解，以相同元件符號表示第17A圖至第17C圖中之相同元件。

相比於第16A圖中的半導體裝置1600，代替二極體Dn1’至Dn2’及Dp2，第17A圖中的半導體裝置1700更包含並連耦接的ESD部件NS1至NS2。ESD部件NS1至NS2端子耦接至電壓端子VSS。

如第17A圖所示，當ESD事件發生(Zap+)，多個ESD路徑包含，例如ESD路徑ESDP5、ESDP91及ESDP92，在半導體裝置1700中導通以釋放由ESD電荷感應的ESD電流，ESD電荷接收自I/O墊。具體而言，如第17A圖所示ESD電流在I/O墊110和電壓端子VSS間流通，且導向通過由二極體Dp1和電源箝位電路120形成的ESD路徑ESDP5。其他ESD流在I/O墊110和電壓端子VSS間流通，且導向通過ESD電流路徑ESDP91和ESDP92，其中ESD部件NS1至NS2是包含於用以釋放ESD電流的半導體結構。半導體結構的細節包含於下文討論的ESD部件NS1至NS2。

如第17B圖至第17C圖所示，相比於第15B圖至第15D圖，二極體Dn1包含P+摻雜區域Dn1P+和兩個行程於P阱PW2的N+摻雜區域Dn1N+。

在一些實施例中，ESD部件NS1至NS2布置在二極體Dp1相對的兩側。ESD部件NS1包含N阱NW7中的摻雜區域NS1N+。ESD部件包含N阱NW6中的摻雜區域NS2N+。P阱PW2是在N阱NW1、NW6至NW7 的周圍。摻雜區域NS1N+和NS2N+耦接至電壓端子VSS。

參考第17A圖至第17C圖，ESD路徑ESDP5包含第15C圖中的摻雜區域Dp1P+、N阱NW1和摻雜區域Dp1N+。因此，ESD電首先從I/O墊110接著至電壓端點VSS流通過ESD路徑ESDP5。

參考第17C圖，寄生PNP電晶體Qpnp4、寄生NPN電晶體Qnpn4至Qnpn5、寄生電阻R6及R11至R12形成且耦接如第17C圖所示。在一些實施例中，寄生PNP電晶體Qpnp4、寄生NPN電晶體Qnpn4至Qnpn5及寄生電阻R6一起操作為等效矽控整流器(silicon controlled rectifier,SCR)電路。第17C圖所示的等效SCR電路是為了說明的目的而提供。各種等效SCR電路皆屬於本揭露的考慮範圍。例如，在一些實施例中，寄生電阻R6及R11至R12中至少一個被省略。

寄生PNP電晶體Qpnp4包含作為射極的區域Dp1P+、作為基極的N阱NW1及作為集極的P型基板PS。寄生NPN電晶體Qnpn4包含作為射極的區域NS1N+、做為基極的P型基板PS及作為集極的摻雜區域Dp1N+。寄生NPN電晶體Qnpn5包含作為射極的區域NS2N+、做為基極的P型基板PS及作為集極的N阱NW1。

寄生NPN電晶體Qnpn4至Qnpn5的基極耦接至寄生PNP電晶體Qpnp4的集極和寄生電阻R11及R12， 其中寄生電阻R11及R12代表P型基板PS跟P阱PW2的本質電阻。寄生NPN電晶體Qnpn4的集極耦接至代表N阱NW1的本質電阻的寄生電阻R6。

為了說明，包含於二極體Dp1、ESD部件NS1及NS2的半導體結構用作為ESD路徑ESDP91至ESDP92(也示於第17A圖)，且用以操作為上文討論的等效SCR電路。換言之，二極體Dp1的區域Dp1P+、N阱NW1、P型基板PS、P阱PW2和ESD部件NS1的摻雜區域NS1N+及ESD部件NS2的NS2N+用以操作為SCR電路。

例如，在一些實施例中，從I/O墊注入的靜電放電電流通過ESD路徑ESDP91-區域Dp1P+、N阱NW1、P型基板PS、P阱PW2及ESD部件NS1的摻雜區域NS1N+，釋放至電壓端子VSS。

相似地，在一些實施例中，從I/O墊110注入的ESD電流通過ESD路徑ESDP92-區域Dp1P+、N阱NW1、P型基板PS、P阱PW2及ESD部件NS2的摻雜區域NS2N+，釋放至電壓端子VSS。

操作中，在ESD的PS模式時，二極體Dp1和電源箝位電路120導通且進一步觸發第17B圖至第17C圖的SCR電路。具體而言，ESD電流從I/O墊110流通過第17A圖的ESD路徑ESDP5至電壓端子VSS。此外，寄生PNP電晶體Qpnp4及寄生NPN電晶體Qnpn4至Qnpn5在PS模式時導通。因此，另一ESD電流從I/O 墊流通過ESD路徑ESDP91及ESDP92至電壓端子VSS。在如第17A圖至第17C圖所繪的配置下，除ESD路徑ESDP5外，另一ESD電流更通過ESD路徑ESDP91和ESDP92分流至接地。

第17A圖至第17C圖的配置是為說明的目的而提供。上文所提及在第17A圖至第17C圖中元件的各種配置接屬於本揭露所考慮的範圍。例如，在ESD的ND模式時，代替耦接至電壓端子VSS的ESD部件NS1至NS2，參考半導體裝置1700配置的半導體裝置包含耦接至電壓端子VDD的ESD部件PS1至PS2。所有的P+摻雜區域/阱由N+摻雜區域/阱取代，且所有的N+摻雜區域/阱由P+摻雜區域/阱取代。在一些實施例中，上述的半導體中的二極體Dn1的半導體結構具有第16B圖中的二極體Dn1的配置。

在第17A圖至第17C圖的配置下，SCR結構的觸發電壓降低，且在ESD事件中，ESD部件的ESD電壓降進一步下降。換言之，相比於其他方式，本揭露的一實施例的ESD電流有所加強(在量上較大)，且因此提供改善的積體電路中的ESD容量。

現參考第18圖。第18圖是根據一些實施例為操作半導體裝置1500、1600或1700的方法1800的流程圖。應了解對於此方法的額外實施例，可以在第18圖所示的程序之前、期間極之後提供額外的操作，且以下所述的操作的一部分可以被取代或移除。在各種視角及說明性的 實施例中，以相同元件符號表示相同元件。方法1800包含下文所討論，對應至第2A圖的操作1810和1820。

在操作1810中，在I/O墊和電壓端子VDD之間的第一ESD電流(例如，在第15A圖的ESD路徑ESDP5中)由摻雜區域Dp1P+和Dp2P+釋放，摻雜區域Dp1P+是在N阱NW1中且耦接至I/O墊110，摻雜區域Dp2P+耦接至電壓端子VDD。在第17B圖的一些實施例中，第一ESD電流(例如，在第17B圖的ESD路徑ESDP5中)藉由摻雜區域Dp1P+和Dp1N+釋放，摻雜區域Dp1P+是在N阱NW1中且耦接至I/O墊110，摻雜區域Dp1N+耦接至電壓端子VDD。

在一些實施例中，方法1800中釋放第一ESD電流的操作更包含藉由通過N阱NW1中的摻雜區域Dp1N+從摻雜區域Dp1P+流通第一ESD電流至摻雜區域Dp2P+釋放第一ESD電流的操作。

在操作1820中，在I/O墊110和電壓端子VSS之間的第二ESD電流(例如，在15A圖中的ESD路徑ESDP61或ESDP62)藉由第一矽控整流器(silicon controlled rectifier,SCR)結構釋放，第一SCR結構包含摻雜區域Dp1P+、N阱NW1、在第15B圖中相鄰於N阱NW1的P阱PW2，以及在第15B圖中是在P阱PW2中且耦接至電壓端子VSS的摻雜區域Dn1’ N+。在第17B圖中的一些實施例中，第二ESD電流(例如，在第17B圖的ESD路徑ESDP91中)由包含摻雜區域 Dp1P+、N阱NW1、在第17B圖中相鄰於N阱NW1的N阱NW7、在第15B圖中是在N阱NW7中且耦接至電壓端子VSS的摻雜區域NS1N+的SCR結構釋放。

在一些實施例中，方法1800更包含藉由SCR結構釋放在I/O墊110和電壓端子VSS之間第三ESD電流(例如，在第17B圖中的ESD路徑ESDP91或ESDP92中)的操作，SCR結構包含摻雜區域Dp1P+、N阱NW1、在N阱NW1旁邊的N阱NW6以及在N阱NW6中且耦接至電壓端子VSS的摻雜區域NS2N+。

在一些實施例中，方法1800更包含藉由SCR結構釋放在I/O墊和電壓端子VSS之間第三ESD電流(例如，在第15B圖中的ESD路徑ESDP61或ESDP62中)的操作，SCR結構包含摻雜區域Dp1P+、N阱NW1、P阱PW2以及在P阱PW2中且耦接至電壓端子VSS的摻雜區域Dn2’。

本揭露的一些實施例提供一種半導體裝置，半導體裝置包括第一導電類型的第一阱、第二導電類型的第二阱、第一導電類型的第三阱、第二導電類型的第一摻雜區域及第一導電類型的至少一第二摻雜區域。第一導電類型的第一阱設置在基板上。不同於第一導電類型的第二導電類型的第二阱，第二阱在佈局圖視角上圍繞第一阱。第一導電類型的第三阱，第二阱的一部份插在第一阱和第三阱之間。第二導電類型的第一摻雜區域是在第一阱中且第一摻雜區域耦接至輸入/輸出墊。第一導電類型的至少一第二摻雜區 域是在第三阱中且耦接至第一電壓端子。第一摻雜區域、至少一第二摻雜區域、第一阱以及第三阱釋放輸入/輸出墊和第一電壓端子之間的第一靜電放電電流。

在一些實施例中，半導體裝置更包括多個第三摻雜區域。多個第三摻雜區域是在該第三阱中且彼此在第一方向上分隔開。多個第三摻雜區域耦接至節點。至少一第二摻雜區域包括多個該第二摻雜區域。多個第二摻雜區域和多個第三摻雜區域交錯設置。多個第二摻雜區域和多個第三摻雜區域是包括於結構，結構作用為耦接於節點和第一電壓端子之間的二極體。

在一些實施例中，半導體裝置更包括第一導電類型的第四摻雜區域。第四摻雜區域是在第一阱中。第四摻雜區域耦接至節點和多個第三摻雜區域。第一摻雜區域、多個第二摻雜區域、多個第三摻雜區域以及第四摻雜區域釋放從輸入/輸出墊流至第一電壓端子的第一靜電放電電流。

在一些實施例中，半導體裝置更包括第二導電類型的一第四阱。第四阱在佈局圖視角上圍繞第一阱，且第四阱布置在第一阱和基板之間。

在一些實施例中，半導體裝置更包括第一導電類型的第三摻雜區域。第三摻雜區域是在第二阱中。第三摻雜區域耦接至不同於第一電壓端子的第二電壓端子，且第三摻雜區域布置於第一摻雜區域旁邊。第一摻雜區域、第三摻雜區域、第一阱以及第二阱釋放在輸入/輸出墊和第二電 壓端子之間的第二靜電放電電流。

在一些實施例中，半導體裝置更包括第一導電類型的多個第三摻雜區域。多個第三摻雜區域是在第二阱中。多個第三摻雜區域耦接至第二電壓端子。多個第三摻雜區域中的兩個布置在第一摻雜區域的相對兩側上。第一摻雜區域、多個第三摻雜區域、第一阱以及第二阱釋放在輸入/輸出墊和第二電壓端子之間的第二靜電放電電流。

在一些實施例中，半導體裝置更包括第一導電類型的第四阱及第一導電類型的第三摻雜區域。第三阱和第四阱在佈局圖視角上是在第一阱的相對兩側上。第三摻雜區域是在第四阱中。第一摻雜區域、第三摻雜區域、第一阱、第二阱以及第三阱釋放在輸入/輸出墊和第一電壓端子之間的第二靜電放電電流。

在一些實施例中，第二阱在佈局圖視角上圍繞第三阱和第四阱。

本揭露的一些實施例提供一種半導體裝置。半導體裝置包括第一二極體、第二二極體以及第一靜電放電部件。第一二極體，耦接至輸入/輸出墊並包括第一摻雜區域和第二摻雜區域。第一摻雜區域和第二摻雜區域是在第一阱中且分別作為第一二極體的第一端子和第二端。第一二極體和第二二極體是在第一電壓端子和第二電壓端子之間彼此串聯耦接。第二二極體包括至少一第三摻雜區域及至少一第四摻雜區域。至少一第三摻雜區域是在第二阱中且作為第二二極體的第一端子。至少一第四摻雜區域是在第三摻 雜區域旁邊且作為第二二極體的第二端子。第一靜電放電部件包括第五摻雜區域。第五摻雜區域是在第三阱中且作為第一靜電放電部件的端子。第一二極體是包括於在輸入/輸出墊和第一電壓端子之間的第一靜電放電路徑中。第一摻雜區域、第一阱以及第一靜電放電部件形成在輸入/輸出墊和第二電壓端子之間的第二靜電放電路徑。

在一些實施例中，第一摻雜區域耦接至輸入/輸出墊。第二摻雜區域耦接至至少一第三摻雜區域。至少一第四摻雜區域耦接至第一電壓端子。

在一些實施例中，至少一第三摻雜區域包括在第一方向延伸的多個第三摻雜區域，且至少一第四摻雜區域包括在第一方向延伸的多個第四摻雜區域。多個第三摻雜區域和多個第四摻雜區域在不同於第一方向的第二方向上彼此分隔開。第二二極體是包括於第一靜電放電路徑。

在一些實施例中，半導體裝置更包括第二靜電放電部件。第二靜電放電部件包括在第四阱中的第六摻雜區域。第六摻雜區域作為第二靜電放電部件的端子，端子耦接至第二電壓端子。第一摻雜區域、第一阱以及第二靜電放電部件形成在輸入/輸出墊和第二電壓端子之間的第三靜電放電路徑。

在一些實施例中，第一二極體布置在第一靜電放電路徑和第二靜電放電路徑之間。

在一些實施例中，第三阱圍繞第一阱和第二阱。

在一些實施例中，半導體裝置更包括第二靜電放電 部件。第二靜電放電部件包括在第三阱中的第六摻雜區域。第一摻雜區域、第一阱以及第二靜電放電部件作用為等效矽控整流器電路。

本揭露的一些實施例提供一種半導體裝置的靜電放電的方法。方法包括：藉由第一摻雜區域和第二摻雜區域釋放第一靜電放電電流，第一靜電放電電流是在輸入/輸出墊和一第一電壓端子之間，該第一摻雜區域是在一第一阱中且耦接至該輸入/輸出墊，該第二摻雜區域耦接至該第一電壓端子；以及藉由一第一矽控整流器結構釋放一第二靜電放電電流，該第二靜電放電電流是在該輸入/輸出墊和一第二電壓端子之間，該第一矽控整流器結構包括該第一摻雜區域、該第一阱、該第一阱旁邊的一第二阱以及一第三摻雜區域，該第三摻雜區域是在該第二阱中且耦接至該第二電壓端子。

在一些實施例中，釋放在輸入/輸出墊和第一電壓端子之間的第一靜電放電電流更包括：藉由通過第一阱中的第四摻雜區域從第一摻雜區域流通第一靜電放電電流至第二摻雜區域，釋放第一靜電放電電流。第二摻雜區域是在相鄰於第二阱的第三阱中。

在一些實施例中，其中在佈局圖視角上第四阱圍繞第一阱，第四阱相鄰於第一阱和第二阱。

在一些實施例中，方法更包括：藉由第二矽控整流器結構釋放第三靜電放電電流，第三靜電放電電流是在輸入/輸出墊和第二電壓端子之間，第二矽控整流器結構包括 第一摻雜區域、第一阱、第一阱旁邊的第三阱以及第四摻雜區域，第四摻雜區域是在第三阱中且耦接至第二電壓端子。

在一些實施例中，方法更包括：藉由第二矽控整流器結構釋放第三靜電放電電流，第三靜電放電電流是在輸入/輸出墊和第二電壓端子之間，第二矽控整流器結構包括第一摻雜區域、第一阱、第二阱以及第四摻雜區域，第四摻雜區域是在第二阱中且耦接至第二電壓端子。第三摻雜區域和第四摻雜區域是在第一阱的相對兩側上。

前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之一實施例之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案之一實施例作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之一實施例之精神及範疇，且他們可在不脫離本揭示案之一實施例之精神及範疇的情況下在本文中作出各種改變、代替及替換。

Dn1,Dn1’,Dn2’,Dp1,Dp2:二極體

Dn1P+,Dn1’P+,Dn2’P+,Dp1P+,Dp2P+:P+摻雜區域

Dn1N+,Dn1’N+,Dn2’N+,Dp1N+,Dp2N+:N+摻雜區域

ESDP61,ESDP62:靜電放電路徑

INT1:節點

I/O:輸入/輸出墊

NW1,NW4:N阱

PW2:P阱

VDD,VSS:電壓端子

Y1-Y1’,Y2-Y2’:橫截線

Claims (10)

1. 一種半導體裝置，包括：一第一導電類型的一第一阱，該第一阱設置在一基板上；一第二導電類型的一第二阱，該第二導電類型不同於該第一導電類型，該第二阱在一佈局圖視角上圍繞該第一阱；該第一導電類型的一第三阱，其中該第二阱的一部份插在該第一阱和該第三阱之間；該第二導電類型的一第一摻雜區域，該第一摻雜區域是在該第一阱中且該第一摻雜區域耦接至一輸入/輸出墊；以及該第一導電類型的至少一第二摻雜區域，該至少一第二摻雜區域是在該第三阱中且耦接至一第一電壓端子，其中該第一摻雜區域、該至少一第二摻雜區域、該第一阱以及該第三阱用以釋放該輸入/輸出墊和該第一電壓端子之間的一第一靜電放電電流。
2. 如請求項1所述的半導體裝置，更包括：複數第三摻雜區域，在該第三阱中，該些第三摻雜區域彼此在一第一方向上分隔開，且該些第三摻雜區域耦接至一節點，其中該至少一第二摻雜區域包括：複數該第二摻雜區域，該些該第二摻雜區域和該些第 三摻雜區域交錯設置，其中該些該第二摻雜區域和該些第三摻雜區域是包括於一結構，該結構作用為耦接於該節點和該第一電壓端子之間的一二極體；以及該第一導電類型的一第四摻雜區域，該第四摻雜區域是在該第一阱中，該第四摻雜區域耦接至該節點和該些第三摻雜區域，其中該第一摻雜區域、該些該第二摻雜區域、該些第三摻雜區域以及該第四摻雜區域用以釋放從該輸入/輸出墊流至該第一電壓端子的該第一靜電放電電流。
3. 如請求項1所述的半導體裝置，更包括：該第二導電類型的一第四阱，該第四阱在該佈局圖視角上圍繞該第一阱，且該第四阱布置在該第一阱和該基板之間。
4. 如請求項1所述的半導體裝置，更包括：該第一導電類型的複數第三摻雜區域，該些第三摻雜區域是在該第二阱中，該些第三摻雜區域耦接至一第二電壓端子，其中該些第三摻雜區域中的兩個布置在該第一摻雜區域的相對兩側上，其中該第一摻雜區域、該些第三摻雜區域、該第一阱以及該第二阱用以釋放在該輸入/輸出墊和該第二電壓端子之間的一第二靜電放電電流。
5. 如請求項1所述的半導體裝置，更包括：該第一導電類型的一第四阱，其中該第三阱和該第四阱在該佈局圖視角上是在該第一阱的相對兩側上；以及該第一導電類型的一第三摻雜區域，該第三摻雜區域是在該第四阱中，其中該第一摻雜區域、該第三摻雜區域、該第一阱、該第二阱以及該第三阱用以釋放在該輸入/輸出墊和該第一電壓端子之間的一第二靜電放電電流，其中該第二阱在該佈局圖視角上圍繞該第三阱和該第四阱。
6. 一種半導體裝置，包括：一第一二極體，耦接至一輸入/輸出墊，並包括：一第一摻雜區域和一第二摻雜區域，該第一摻雜區域和該第二摻雜區域是在一第一阱中且分別用以作為該第一二極體的一第一端子和一第二端子；一第二二極體，該第一二極體和該第二二極體是在一第一電壓端子和一第二電壓端子之間彼此串聯耦接，該第二二極體包括：至少一第三摻雜區域，該至少一第三摻雜區域是在一第二阱中且用以作為該第二二極體的一第一端子；以及至少一第四摻雜區域，該至少一第四摻雜區域是在該第三摻雜區域旁邊且用以作為該第二二極體的一第二端 子；以及一第一靜電放電部件，包括：一第五摻雜區域，該第五摻雜區域是在一第三阱中且用以作為該第一靜電放電部件的一端子，其中該第一二極體是包括於在該輸入/輸出墊和該第一電壓端子之間的一第一靜電放電路徑中，以及該第一摻雜區域、該第一阱以及該第一靜電放電部件用以形成在該輸入/輸出墊和該第二電壓端子之間的一第二靜電放電路徑。
7. 如請求項6所述的半導體裝置，其中該至少一第三摻雜區域包括在一第一方向延伸的複數第三摻雜區域，且該至少一第四摻雜區域包括在該第一方向延伸的複數第四摻雜區域，其中該些第三摻雜區域和該些第四摻雜區域在一第二方向上彼此分隔開，該第二方向不同於該第一方向，其中該第二二極體是包括於該第一靜電放電路徑。
8. 如請求項6所述的半導體裝置，更包括：一第二靜電放電部件，包括：在一第四阱中的一第六摻雜區域，該第六摻雜區域用以作為該第二靜電放電部件的一端子，該端子耦接至該第二電壓端子，其中該第一摻雜區域、該第一阱以及該第二靜電放電 部件用以形成在該輸入/輸出墊和該第二電壓端子之間的一第三靜電放電路徑，其中該第一二極體布置在該第一靜電放電路徑和該第二靜電放電路徑之間。
9. 如請求項6所述的半導體裝置，更包括：一第二靜電放電部件，包括：一第六摻雜區域，在該第三阱中，其中該第一摻雜區域、該第一阱以及該第二靜電放電部件用以作用為一等效矽控整流器電路。
10. 一種半導體裝置的靜電放電的方法，包括：藉由一第一摻雜區域和一第二摻雜區域釋放一第一靜電放電電流，該第一靜電放電電流是在一輸入/輸出墊和一第一電壓端子之間，該第一摻雜區域是在一第一阱中且耦接至該輸入/輸出墊，該第二摻雜區域耦接至該第一電壓端子；以及藉由一第一矽控整流器結構釋放一第二靜電放電電流，該第二靜電放電電流是在該輸入/輸出墊和一第二電壓端子之間，該第一矽控整流器結構包括該第一摻雜區域、該第一阱、該第一阱旁邊的一第二阱以及一第三摻雜區域，該第三摻雜區域是在該第二阱中且耦接至該第二電壓端子。

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