TWI812878B - 半導體裝置及其操作和製造方法 - Google Patents

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Abstract

一種半導體裝置包括第一二極體、第二二極體、箝位電路及第三二極體。第一二極體耦接在輸入/輸出(I/O)墊與第一電壓端子之間。第二二極體與第一二極體、I/O墊及第二電壓端子耦接。箝位電路耦接在第一電壓端子與第二電壓端子之間。第二二極體及箝位電路用以引導在I/O墊與第一電壓端子之間流動之靜電放電(electrostatic discharge，ESD)電流的第一部分。耦接至第一電壓端子之第三二極體以及第二二極體包括第一半導體結構，其用以引導在I/O墊與第一電壓端子之間流動之ESD電流的第二部分。

Description

半導體裝置及其操作和製造方法
本案是關於一種半導體裝置及其操作方法和製造方法，特別是一種具有在輸入輸出墊至電壓端子之間用以靜電放電之半導體結構的半導體裝置及其操作方法和製造方法。
ESD事件產生極高的電壓並導致短持續時間之高電流脈衝，此可損壞積體電路元件。如此，二極體串觸發SCR(diode string triggered SCR,DTSCR)或低壓觸發SCR(low voltage triggered SCR,LVTSCR)廣泛用於低電容ESD保護。在一些情況下，DTSCR在ESD事件期間遭受電壓過衝，而LVTSCR的效能由於電容係數而需要提高。
根據本案的一實施例，揭露一種半導體裝置包括第一二極體、第二二極體、箝位電路及第三二極體。第一二極體之第一端子耦接至第一電壓端子，第一電壓端子接收第一供應電壓。第二二極體之第一端子、輸入/輸出(I/O) 墊以及第一二極體之第二端子彼此耦接，且第二二極體之第二端子耦接至第二電壓端子，第二電壓端子接收第二供應電壓。箝位電路，耦接在第一電壓端子與第二電壓端子之間，其中第二二極體及箝位電路引導靜電放電(ESD)電流的第一部分在I/O墊與第一電壓端子之間流動。第三二極體之第一端子及第二端子耦接至第一電壓端子；其中第二二極體及第三二極體包括第一半導體結構，第一半導體結構引導ESD電流的第二部分在I/O墊與第一電壓端子之間流動。
根據本案的另一實施例，揭露一種半導體裝置，包括基板、第一類型的第一阱、第一類型的第一摻雜區域、第二類型的第二摻雜區域、第二類型的第二阱、第一類型的第三摻雜區域、第二類型的第四摻雜區域。第一類型的第一阱安置基板上。第一類型的第一摻雜區域安置在第一阱中，其中第一摻雜區域用作第一二極體的第一端子且耦接至第一電壓端子，第一電壓端子接收第一供應電壓。第二類型的第二摻雜區域安置在第一阱中，其中第二摻雜區域用作第一二極體的第二端子且耦接至輸入/輸出墊。第二類型的一第二阱安置在基板上且與第一阱相鄰。第一類型的第三摻雜區域，安置在第二阱中，其中第三摻雜區域用作第二二極體之第一端子且耦接至第二電壓端子，第二電壓端子接收第二供應電壓。第二類型的第四摻雜區域安置在第二阱中，其中第四摻雜區域用作第二二極體之第二端子且耦接至第二電壓端子。其中第一二極體、第一電壓端 子以及耦接在第一電壓端子與第二電壓端子之間的箝位元電路用作輸入/輸出墊與第二電壓端子之間的第一靜電放電路徑，其中第二摻雜區域、第一阱、基板、第二阱及第三摻雜區域作為輸入/輸出墊與第二電壓端子之間的第二靜電放電路徑。
根據本案的另一實施例，揭露一種半導體裝置的操作方法包括導通輸入/輸出墊與第一電壓端子之間的第一靜電放電路徑，第一電壓端子接收第一供應電壓，其中在第一靜電放電路徑中，第一二極體耦接在輸入/輸出墊與第二電壓端子之間，第二電壓端子接收第二供應電壓，且箝位元電路耦接第一電壓端子與第二電壓端子之間；以及導通輸入/輸出墊與第一電壓端子之間的第二靜電放電路徑，其中在第二靜電放電路徑中，第一二極體及具有耦接至第一電壓端子之兩個端子的第二二極體包括第一半導體結構，且第一半導體結構作為一第一等效矽控整流器電路。
根據本案的另一實施例，揭露一種半導體裝置包括第一二極體及第二二極體。第一二極體具有多個第一摻雜帶，多個第一摻雜帶在第一方向延伸並作為耦接第一電壓端子的多個端子。第二二極體具有第二摻雜帶，第二摻雜帶在第一方向延伸並在不同於第一方向的第二方向上和多個第一摻雜帶分開，其中第二摻雜帶作為耦接輸入/輸出墊的第二二極體的第一端子，其中第一二極體及第二二極體包括於第一半導體結構，第一半導體結構操作為在輸入/輸出墊及第一電壓端子之間的第一等效矽控整流器電路。
根據本案的又一實施例，揭露一種半導體裝置的製造方法包括形成第一導電類型的第一阱，第一阱在佈局視角中包圍第二導電類型的第一摻雜區域，其中第一摻雜區域耦接輸入/輸出墊；以及形成第二導電類型的第二阱，第二阱在佈局視角包圍第二導電類型的第二摻雜區域，其中第二摻雜區域耦接第一電壓端子，且隔離區域插在第一摻雜區域及第二摻雜區域之間，其中第一摻雜區域至第二摻雜區域及第一阱至第二阱形成輸入/輸出墊及第二摻雜區域之間的第一靜電放電路徑。
100,300-600,800,1000,1300:半導體裝置
110:輸入/輸出(I/O)墊
120:電源鉗位電路
130:內部電路
VDD,VSS:供應電壓，電壓端子
IN:ESD電流
Dp,Dn,Dn’,Dp1-Dpm,Dn1-Dnm,Dn’1-Dn’m,Dp’,Dp’1-Dp’m:二極體
R:電阻
ESDP1-ESDP4,ESDP11-ESDP1m,ESDP21-ESDP2m,ESDP31-ESDP3m:ESD路徑
CELL1-CELL6,CELL11-CELL1m,CELL21-CELL2m,CELL31-CELL3m,CELL41-CELL4m,CELL51-CELL5m,CELL61-CELL6m:ESD單元
PW1-PW3:P阱
NW1-NW3:N阱
CL1:I/O墊金屬連接層
CL2:VDD金屬連接層
CL3:VSS金屬連接層
VSSP+,DpP+,DnP+,Dn’P+,DnP+1-DnP+p, VSSP+1-VSSP+p,VDDP+,Dp’P+:P+摻雜區域，區域
VSSN+,DnN+,Dn’N+,DpN+,DpN+1-DpN+P,VDDN+,VDDN+1-VDDN+P,Dp’N+1-Dp’N+P,Dp’N+:N+型摻雜區域，區域
XX’:橫截線
P1,P11-P1m:PNP路徑
P2,P21-P2m,P3,P31-P3m:NPN路徑
SI:淺溝槽隔離
R1-R4:寄生電阻
T1,T3,T5,T9:寄生PNP電晶體
T2,T4,T6,T10:寄生NPN電晶體
T7-T8:寄生電晶體
PS:P型基板
1400:方法
1401,1402:步驟
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖為根據一些實施例之半導體裝置的部分之等效電路。
第2A圖為根據一些實施例之在第1圖中之半導體裝置的一區段之平面圖中的佈局圖，且第2B圖為根據各種實施例之在第2A圖中之半導體裝置的佈局圖之橫截面圖。
第3A圖為根據各種實施例之半導體裝置的部分之等效電路，且第3B圖為根據一些實施例之在第3A圖中之半導體裝置的一區段之平面圖中的佈局圖。
第4A圖為根據各種實施例之半導體裝置的一區段之平面 圖中的佈局圖，且第4B圖為第4A圖中之半導體裝置的佈局圖之橫截面圖。第4C圖及第4D圖為根據各種實施例之半導體裝置的平面圖中之佈局圖。
第5A圖為根據各種實施例之半導體裝置的一區段之平面圖中的佈局圖，且第5B圖及第5C圖為第5A圖中之半導體裝置的佈局圖之橫截面圖。第5D圖及第5E圖為根據各種實施例之半導體裝置的平面圖中之佈局圖。
第6圖為根據各種實施例之半導體裝置的部分之等效電路。
第7A圖為根據一些實施例之在第6圖中之半導體裝置的一區段之平面圖中的佈局圖。第7B圖為根據各種實施例之在第7A圖中之半導體裝置的佈局圖之橫截面圖。
第8A圖為半導體裝置的部分之等效電路，且第8B圖為根據一些實施例之在第8A圖中之半導體裝置的一區段之平面圖中的佈局圖。
第9A圖為根據一些實施例之在第6圖中之半導體裝置的一區段之平面圖中的佈局圖，其具有摻雜區域的另一佈置。
第9B圖為根據各種實施例之在第9A圖中之半導體裝置的佈局圖之橫截面圖。第9C圖及第9D圖為根據一些實施例之在第9A圖中之半導體裝置的平面圖中之佈局圖。
第10圖為根據各種實施例之半導體裝置的部分之等效電路。
第11A圖為根據各種實施例之在第10圖中之等效電路的操作之示意圖。第11B圖為根據一些實施例之在第11A 圖中之半導體裝置的一區段之平面圖中的佈局圖，且第11C圖為第11B圖中之半導體裝置的佈局圖之橫截面圖。
第12A圖為根據各種實施例之在第10圖中之等效電路的另一操作之示意圖。第12B圖為根據一些實施例之在第12A圖中之半導體裝置的一區段之平面圖中的佈局圖，且第12C圖為第12B圖中之半導體裝置的佈局圖之橫截面圖。
第13A圖為根據各種實施例之半導體裝置的部分之等效電路，且第13B圖為根據一些實施例之在第13A圖中之半導體裝置的一區段之平面圖中的佈局圖。
第14圖為根據各種實施例之用於操作半導體裝置之方法的流程圖。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案的一實施例。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複係出於簡化 及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「下方」、「下部」、「上方」、「上部」及類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
現參考第1圖。第1圖為根據一些實施例之半導體裝置100的部分之等效電路。為了說明，半導體裝置100包括輸入/輸出(I/O)墊110、二極體Dp、Dn及Dn'、電阻R、電源箝位電路120，及內部電路130。如第1圖中所繪示，二極體Dp的陽極耦接至I/O墊110，且二極體Dp之陰極耦接至電壓端子，此電壓端子用以接收供應電壓VDD(其在以下段落中亦稱作「電壓端子VDD」)。電阻R耦接在二極體Dp與電源箝位電路120之間。電源箝位電路120耦接在電壓端子VDD與用以接收供應電壓VSS的電壓端子(其在以下段落中亦稱作「電壓端子VSS」)之間。在一些實施例中，電源箝位電路120用以箝位電壓端子VDD與電壓端子VSS之間的電壓。二極體Dn'的陽極及陰極耦接至電壓端子VSS。二極體Dn的陽極耦接至電壓端子VSS。二極體Dn的陰極、I/O墊110及二極體 Dp的陽極彼此耦接。
如第1圖中所繪示，內部電路130耦接至I/O墊110。在一些實施例中，內部電路130用以接收經由I/O墊110輸入之訊號，或發送經由I/O墊110輸出之訊號。在一些實施例中，內部電路130包括用以處理經由I/O墊110發送之訊號或回應於經由I/O墊110發送之訊號來操作的邏輯或電路。
在一些實施例中，藉由在基板上之N型阱區域或P型阱區域中安置N型擴散區域及P型擴散區域而形成二極體Dp、Dn及Dn'。將在以下段落中論述二極體Dp、Dn及Dn'之配置的細節。然而，本揭示案之一實施例之範疇並不意欲限於上述類型，且二極體Dp、Dn及Dn'的類型之其他適當佈置在本揭示案之一實施例之涵蓋範疇內。
在一些實施例中，電阻R表示由佈置成將電源箝位電路120與電壓端子VDD、二極體Dp或其他對應元件耦接之金屬佈線所貢獻的電阻。在各種實施例中，省略電阻R，且因此不會影響半導體裝置100中之電路的操作。
為了說明，如第1圖中所示，二極體Dn的陽極用以接收供應電壓VSS。二極體Dp的陰極用以接收供應電壓VDD。在一些實施例中，供應電壓VSS為接地電壓，且供應電壓VDD為電源電壓。
在靜電放電(electrostatic discharge,ESD)事件期間，在I/O墊110處瞬時建立大量正電位，此通常 係由與靜電場之直接或間接接觸引起的。當ESD事件發生時，在半導體裝置100中導通多個ESD路徑(包括(例如)如第1圖中所示之ESDP1及ESDP2)，以使ESD電流IN放電。具體而言，如第1圖中所示，ESD電流IN的一部分在I/O墊110與電壓端子VSS之間流動，且被導向經過ESD路徑ESDP1，此ESD路徑ESDP1係由二極體Dp、電阻R及電源箝位電路120形成。ESD電流IN的另一部分在I/O墊110與電壓端子VSS之間流動，且被導向經過ESD路徑ESDP2，其中二極體Dp及二極體Dn'包括用以使ESD電流IN的部分放電之半導體結構。以下論述二極體Dp及二極體Dn'中所包括之半導體結構的細節。
為了進一步理解在第1圖中之實施例中所示之半導體裝置100的部分之結構，現參考第2A圖及第2B圖。第2A圖為根據一些實施例之在第1圖中之半導體裝置100的一區段之平面圖中的佈局圖。第2B圖為根據各種實施例之在第2A圖中之半導體裝置100之佈局圖沿橫截線XX’的橫截面圖。
為了說明，如第2A圖及第2B圖中所示，半導體裝置100包括安置在P型基板PS上之P阱PW1、N阱NW1、P阱PW2(如第2B圖中所示)、二極體Dp、Dn'及Dn、I/O墊金屬連接層CL1、VDD金屬連接層CL2，及VSS金屬連接層CL3。為了說明的簡單，第2B圖中未圖示I/O墊金屬連接層CL1、VDD金屬連接層CL2及 VSS金屬連接層CL3。
為了說明，如第2A圖中所示，I/O墊金屬連接層CL1安置在P+摻雜區域DpP+及N+摻雜區域DnN+上，以用於區域DpP+、DnN+及I/O墊110的連接。VDD金屬連接層CL2安置在N+型摻雜區域DpN+上，以用於N+型摻雜區域DpN+及電壓端子VDD的連接。VSS金屬連接層CL3安置在N+摻雜區域Dn'N+、P+摻雜區域Dn'P+、P+摻雜區域DnP+、N+摻雜區域DnN+、N+摻雜區域VSSN+及P+摻雜區域VSSP+上，以用於區域Dn'N+、Dn'P+、DnP+、DnN+、VSSN+、VSSP+及電壓端子VSS的連接。
在一些實施例中，二極體Dp、Dn'及Dn以及如上所述之半導體結構的至少一部分用以形成為如第2A圖中所示之ESD單元CELL1。然而，本揭示案之一實施例之範疇並不限於此種ESD單元，且其他適當種類的ESD單元在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置100所需之電流能力，可視需要修改摻雜區域的寬度、長度、摻雜區域之間的間距以及連接層的佈置。
除了如上關於第2A圖所論述之區域以外，半導體裝置100進一步包括淺溝槽隔離(shallow trench isolation,STI)SI。在第2B圖中圖示淺溝槽隔離SI之配置以及如上關於第2A圖所論述之區域。此外，如第2B圖中所示，二極體Dp包括形成在N阱NW1中之區域 DpP+及區域DpN+。區域DpP+用作二極體Dp的陽極，且用以耦接至I/O墊110。區域DpN+用作二極體Dp的陰極，且用以耦接至電壓端子VDD以接收供應電壓VDD。二極體Dn'包括形成在與N阱NW1相鄰之P阱PW2中的P+摻雜區域Dn'P+及N+摻雜區域Dn'N+。區域Dn'P+用作二極體Dn'的陽極。區域Dn'N+用作二極體Dn'的陰極。區域Dn'P+及Dn'N+用以耦接至電壓端子VSS，以接收供應電壓VSS。二極體Dn包括形成在P阱PW2中之區域DnP+及區域DnN+。區域DnP+用作二極體Dn的陽極，且耦接至電壓端子VSS以接收供應電壓VSS。區域DnN+用作二極體Dn的陰極，且用以耦接至I/O墊110。
藉由如上關於第2B圖所述之半導體結構，寄生PNP電晶體T1、寄生NPN電晶體T2及寄生電阻R1、R2及R3如第2B圖中所示一般形成並耦接。在一些實施例中，寄生PNP電晶體T1、寄生NPN電晶體T2及寄生電阻R1、R2及R3一起作為等效矽控整流器(silicon controlled rectifier,SCR)電路。出於說明性目的給出第2B圖中所示之等效SCR電路。各種等效SCR電路在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，省略寄生電阻R1、R2或R3中之至少一者。
寄生PNP電晶體T1包括作為射極之區域DpP+、作為基極之N阱NW1及作為集極之P型基板PS。寄生PNP電晶體T1的基極經由寄生電阻R1耦接至區域 DpN+，此寄生電阻R1表示N阱NW1的固有電阻。PNP電晶體T1的集極經由寄生電阻R2及R3耦接至區域Dn'P+，其中寄生電阻R2表示P型基板PS的固有電阻，且寄生電阻R3表示P阱PW2的固有電阻。寄生NPN電晶體T2包括作為集極之N阱NW1、作為基極之P阱PW2，及作為射極之區域Dn'N+。寄生NPN電晶體T2的集極耦接至寄生PNP電晶體T1的基極。寄生NPN電晶體T2的基極經由寄生電阻R2及R3耦接至區域Dn'P+。寄生NPN電晶體T2的射極耦接至區域Dn'N+。
在一些實施例中，區域VSSN+、DpN+、Dn'N+、DnN+摻雜有n型摻雜劑，包括(諸如)磷、砷或其組合。P+摻雜區域VSSP+、DpP+、Dn'P+、DnP+摻雜有p型摻雜劑，包括(諸如)硼、銦、鋁、鎵或其組合。在一些實施例中，除非另有說明，否則本文中所揭示之P阱係藉由以p型摻雜劑來摻雜基板形成的。類似地，除非另有說明，否則本文中所揭示之N阱係藉由以n型摻雜劑來摻雜基板形成的。在一些實施例中，P型基板PS包括摻雜有p型摻雜劑之半導體材料，諸如但不限於矽、鍺、化合物半導體(包括碳化矽)及砷化鎵。在一些實施例中，藉由在N阱NW1及P阱PW1、PW2中形成溝槽並以介電材料(包括(例如)二氧化矽、高密度電漿(HDP)氧化物或類似者)填充此些溝槽來形成淺溝槽隔離SI。
繼續參考第2B圖，為了說明，二極體Dp及二極體Dn'中所包括之半導體結構用作ESD路徑ESDP2(亦 如第1圖中所示)，且用以作為如上所述之等效矽控整流器(SCR)電路。換言之，二極體Dp的區域DpP+、N阱NW1、P型基板PS、P阱PW2以及二極體Dn'的區域Dn'N+及Dn’P+用以作為SCR電路。舉例而言，在一些實施例中，自I/O墊110注入之ESD電流IN的一部分流經區域DpP+、N阱NW1、P型基板PS、P阱PW2以及二極體Dn'的區域Dn'N+及Dn'P+，流至電壓端子VSS。
在操作中，在ESD正對VSS(Positive-to-VSS，後文中稱作「PS」模式)或正靜電放電事件期間，第1圖之二極體Dp及電源箝位電路120接通，以進一步觸發第2B圖之SCR電路。ESD電流IN的至少一部分自I/O墊110流經第1圖之ESD路徑ESDP1至電壓端子VDD，此ESD路徑ESDP1包括二極體Dp的區域DpP+、N阱NW1以及二極體Dp的區域DpN+。此外，寄生電晶體T1及寄生電晶體T2在PS模式期間接通。因此，ESD電流IN的另一部分自I/O墊110流經ESD路徑ESDP2，流至電壓端子VSS，此ESD路徑ESDP2包括寄生電晶體T1(對應於二極體Dp的區域DpP+、N阱NW1、P型基板PS)、寄生電阻R2(對應於P型基板PS)、寄生電晶體T2(對應於N阱NW1、P阱PW2及區域Dn'N+)及寄生電阻R3，流至電壓端子VSS。關於第1圖、第2A圖及第2B圖中所繪示之配置，除了ESD路徑ESDP1(其中ESD電流IN流經二極體Dp、第1圖中之電阻R以及 電源箝位電路120)以外，ESD電流IN的一部分進一步經由ESD路徑ESDP2分流至接地。
在一些實施例中，半導體裝置100進一步包括形成在P阱PW1中之區域VSSP+及VSSN+，如第2B圖中所示。為了說明，區域VSSN+摻雜有如上所述之n型摻雜劑。藉由包括P阱PW1中的區域VSSN+之半導體結構，在一些實施例中亦導通ESD路徑ESDP3。在各種實施例中，ESD路徑ESDP3亦實施有另一等效SCR電路，為了說明的簡單，第2B圖中未圖示此另一等效SCR電路。ESD電流IN的另一部分自I/O墊110流經ESD路徑ESDP3(包括二極體Dp的區域DpP+，及區域VSSN+)，流至電壓端子VSS。
出於說明性目的，給出第2A圖及第2B圖的配置。以上在第2A圖及第2B圖中提及之元件的各種配置在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，省略包括P阱PW1及區域VSSP+及VSSN+之半導體結構。
現參考第3A圖。第3A圖為根據各種實施例之半導體裝置300的部分之等效電路。關於第1圖之實施例，為了易於理解，以相同元件符號表示第3A圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第3A圖中所示之元件的協作關係。
與第1圖中所示之實施例相比較，第3A圖中所示 實施例中之半導體裝置300包括並行耦接在I/O墊110與電壓端子VDD之間的複數個二極體Dp1至Dpm、並行耦接在I/O墊110與電壓端子VSS之間的複數個二極體Dn1至Dnm，及並行耦接至電壓端子VSS之複數個二極體Dn'1至Dn'm。在一些實施例中，二極體Dp1至Dpm中之每一者皆與如關於第1圖至第2B圖所論述之二極體Dp等同。在一些實施例中，二極體Dn1至Dnm中之每一者皆與如關於第1圖至第2B圖所論述之二極體Dn等同。在一些實施例中，二極體Dn'1至Dn'm中之每一者皆與如關於第1圖至第2B圖所論述之二極體Dn'等同。此外，在一些實施例中，二極體Dp1至Dpm、二極體Dn1至Dnm以及二極體Dn'1至Dn'm的數目彼此不同。換言之，在一些實施例中，半導體裝置300包括耦接至二極體Dp1之二極體Dp2至Dpm中的至少一個二極體、耦接至二極體Dn1之二極體Dn2至Dnm中的至少一個二極體，以及耦接至二極體Dn'1之二極體Dn'2至Dn'm中的至少一個二極體。
現參考第3B圖。第3B圖為根據一些實施例之在第3A圖中之半導體裝置300的一區段之平面圖中的佈局圖。為了說明，半導體裝置300包括佈置成陣列之複數個ESD單元CELL11至CELL1m。ESD單元CELL11至CELL1m中之每一個單元具有與在第2A圖中所示之實施例中之ESD單元CELL1相同的配置。如第3B圖中所示，ESD單元CELL12與ESD單元CELL11相鄰，ESD單 元CELL13與ESD單元CELL12相鄰，等等。然而，本揭示案之一實施例之範疇並不意欲限於成陣列之複數個ESD單元的前述佈置，且複數個ESD單元之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置300所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。
具體在第3B圖中繪示出，半導體裝置300提供由ESD單元CELL11至CELL1m所提供之複數個ESD路徑ESDP11至ESDP1m、複數個ESD路徑ESDP21至ESDP2m以及複數個ESD路徑ESDP31至ESDP3m。在一些實施例中，ESD路徑ESDP11至ESDP1m中之每一者具有與第2A圖及第2B圖中所示之實施例中之ESD路徑ESDP1相同的配置。以相同方式，ESD路徑ESDP21至ESDP2m中之每一者具有與ESD路徑ESDP2相同的配置，且ESD路徑ESDP31至ESDP3m中之每一者具有與ESD路徑ESDP3相同的配置。換言之，ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由二極體Dp1至Dpm及二極體Dn'1至Dn'm中所包括之半導體結構放電。ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自二極體Dp1至Dpm的陽極至電壓端子VSS放電。
出於說明性目的，給出二極體Dp1至Dpm、Dn1 至Dnm、Dn'1至Dn'm以及ESD單元CELL11至CELL1m之配置。上述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，ESD單元CELL11至CELL1m係成列或矩陣佈置，而非如第3B圖中所示成行佈置。
現參考第4A圖及第4B圖。第4A圖為根據各種實施例之半導體裝置400的一區段之平面圖中的佈局圖。第4B圖為根據各種實施例之在第4A圖中之半導體裝置400之佈局圖沿橫截XX’的橫截面圖。關於第4A圖及第4B圖之實施例，為了易於理解，以相同元件符號表示第2A圖及第2B圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第4A圖及第4B圖中所示之元件的協作關係。
與第2A圖及第2B圖中所示之實施例相比較，為了說明，在第4A圖及第4B圖中所示之實施例中，二極體Dn'的區域Dn'P+及Dn'N+在N阱NW1之一側處安置在P阱PW2中，而二極體Dn的摻雜區域在N阱NW1之另一側處安置在P阱PW1中。P阱PW1及PW2與N阱NW1相鄰。此外，在P阱PW1中沿橫截線XX’之方向佈置複數個P+摻雜區域DnP+1至DnP+p(每一者具有如第4A圖中所示之帶狀配置)。區域DnP+1用作二極體Dn的陽極。P+摻雜區域DnP+1至DnP+p中之每一區域經由安置於其上之VSS金屬連接層CL3耦接至電壓端子VSS。在一些實施例中，前述二極體Dn'、Dp及Dn 以及如上所述之半導體結構的至少一部分用以形成為如第4A圖中所示之ESD單元CELL2。應注意，在一些其他實施例中，P+摻雜區域(第4B圖中未圖示)安置在P阱PW2中之區域Dn'N+旁邊。P+摻雜區域中之每一區域經由安置於其上之VSS金屬連接層CL3耦接至電壓端子VSS。
藉由如上關於第4B圖所論述之半導體結構，寄生PNP電晶體T3如第4B圖中所示一般形成並耦接。為了說明，區域DpP+用作將耦接至I/O墊110之寄生PNP電晶體T3的射極，N阱NW1用作寄生PNP電晶體T3的基極，且P型基板PS用作寄生PNP電晶體T3的集極。寄生PNP電晶體T3、P型基板PS、P阱PW以及區域DnP+1至DnP+p用以形成為用於將正閂鎖電流分流至電壓端子VSS之PNP路徑P1。舉例而言，在一些實施例中，在ESD PS模式事件期間，二極體Dp及電源箝位電路120接通，由正雜訊引起之外部閂鎖電洞(latchup holes)在區域DpP+處被注入至二極體Dp中。隨後，閂鎖電洞流經寄生PNP電晶體T3、P型基板PS、P阱PW1、區域VSSP+1至VSSP+p流至電壓端子VSS，此電壓端子VSS在一些實施例中耦接至接地電壓。
現參考第4C圖。第4C圖為根據各種實施例之半導體裝置400的平面圖中之佈局圖。為了說明，半導體裝置400包括成陣列之複數個ESD單元CELL21至CELL2m。ESD單元CELL21至CELL2m中之每一個 單元具有與在第4A圖中所示之實施例中之ESD單元CELL2相同的配置。如第4C圖中所示，ESD單元CELL22與ESD單元CELL21相鄰，ESD單元CELL23與ESD單元CELL22相鄰，等等。然而，本揭示案之一實施例之範疇並不意欲限於複數個ESD單元的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置400所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。
具體在第4C圖中繪示出，所示半導體裝置400提供由ESD單元CELL21至CELL2m所提供之複數個ESD路徑ESDP11至ESDP1m以及複數個ESD路徑ESDP21至ESDP2m。在一些實施例中，ESD路徑ESDP11至ESDP1m中之每一者具有與第2A圖及第2B圖中所示之實施例中之ESD路徑ESDP1相同的配置。以相同方式，ESD路徑ESDP21至ESDP2m中之每一者具有與ESD路徑ESDP2相同的配置。換言之，ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由二極體Dp1至Dpm及二極體Dn'1至Dn'm中所包括之半導體結構放電。半導體裝置400亦提供複數個PNP路徑P11至P1m(為了簡要起見未在第4C圖中圖示)，其協作以將正閂鎖電流分流至電壓端子VSS。
現參考第4D圖。第4D圖為根據各種實施例之半 導體裝置400的平面圖中之佈局圖。為了說明，半導體裝置400包括成陣列之ESD單元CELL11至CELL1m以及ESD單元CELL21至CELL2m。如第4D圖中所示，ESD單元CELL11與ESD單元CELL21相鄰。ESD單元CELL11及CELL21之相同配置可重複許多次。然而，本揭示案之一實施例之範疇並不意欲限於陣列的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置400所需要之電流能力，可視需要修改陣列中所包括之複數個ESD單元CELL11至CELL1m以及複數個ESD單元CELL21至CELL2m的數目。
具體在第4D圖中繪示出，所示半導體裝置400提供在ESD單元CELL21至CELL2m中之複數個ESD路徑ESDP11至ESDP1m及複數個ESD路徑ESDP21至ESDP2m；在ESD單元CELL11至CELL1m中之複數個ESD路徑ESDP11至ESDP1m、複數個ESD路徑ESDP21至ESDP2m及複數個ESD路徑ESDP31至ESDP3m。換言之，在ESD單元CELL11至CELL1m中之ESD路徑ESDP11至ESDP1m以及在ESD單元CELL21至CELL2m中之ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。在ESD單元CELL11至CELL1m中之ESD路徑ESDP21至ESDP2m以及在ESD單元CELL21至CELL2m中之ESD路徑ESDP21 至ESDP2m用以協作以使ESD電流IN的另一部分經由在ESD單元CELL11至CELL1m及ESD CELL21至CELL2m單元中之二極體Dp1至Dpm及二極體Dn'1至Dn'm中所包括之半導體結構放電。在ESD單元CELL11至CELL1m中之ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自ESD單元CELL11至CELL1m中之二極體Dp1至Dpm的陽極至電壓端子VSS放電。半導體裝置400亦提供ESD單元CELL21至CELL2m中之PNP路徑P11至P1m(為了簡要起見未在第4D圖中圖示)，其協作以將正閂鎖電流分流至電壓端子VSS。
出於說明性目的給出ESD單元CELL11至CELL1m及ESD單元CELL21至CELL2m的配置。上述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。舉例而言，在一些實施例中，ESD單元CELL11至CELL1m中之兩個相鄰者被安置成在ESD單元CELL21至CELL2m中之三者旁邊。換言之，在一些實施例中，複數個ESD單元CELL11至CELL1m中之至少一者及複數個ESD單元CELL21至CELL2m中之至少一者佈置成陣列。可根據應用來修改陣列中之ESD單元CELL11至CELL1m及ESD單元CELL21至CELL2m的組合。
在一些實施例中，將二極體Dp及Dn之半導體結構設計成彼此緊鄰，用於進一步降低本揭示案之一實施例中之半導體裝置的輸入寄生電容，但本揭示案之一實施例 並不限於此。
現參考第5A圖、第5B圖及第5C圖。根據各種實施例，第5A圖為半導體裝置500的一區段之平面圖中的佈局圖，且第5B圖及第5C圖為第5A圖中之半導體裝置500沿橫截線XX’的橫截面圖。關於第2A圖及第2B圖之實施例，為了易於理解，以相同元件符號表示第5A圖、第5B圖及第5C圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第5A圖、第5B圖及第5C圖中所示之元件的協作關係。
與第2A圖及第2B圖中所示之實施例相比較，為了說明，在第5A圖及第5B圖中所示之實施例中，在N阱NW1中沿橫截線XX’的方向佈置複數個N+摻雜區域DpN+1至DpN+P(每一者具有如第5A圖中所示之帶狀配置)。區域DpN+1用作二極體Dp的陰極。N+摻雜區域DpN+1至DpN+P中之每一區域經由安置於其上之VDD金屬連接層CL2耦接至電壓端子VDD。在一些實施例中，前述二極體Dn'、Dp及Dn以及如上所述之半導體結構的至少一部分用以形成為如第5A圖中所示之ESD單元CELL3。
藉由如上關於第5C圖所論述之半導體結構，寄生NPN電晶體T4如第5C圖中所示一般形成並耦接。為了說明，區域DnN+用作將耦接至I/O墊110之寄生NPN電晶體T4的射極，P阱PW2用作寄生電晶體T4的基極， 且區域DpN+1至DpN+p用作寄生NPN電晶體T4的集極。寄生NPN電晶體T4用以形成用於將負閂鎖電流分流至電壓端子VDD之NPN路徑P2。舉例而言，在一些實施例中，負雜訊發生在I/O墊110處，且外部電子在區域DnN+處被注入至二極體Dn中(NPN路徑的箭頭指示電流的方向，而電子在相反方向上流動)。隨後，閂鎖電子流經區域DnN+、P阱PW2以及N阱NW2、區域DpN+1至DpN+P，流至電壓端子VDD，此電壓端子VDD在一些實施例中耦接至接地電壓。
現參考第5D圖。第5D圖為根據各種實施例之半導體裝置500的平面圖中之佈局圖。為了說明，半導體裝置500包括成陣列之複數個ESD單元CELL31至CELL3m。ESD單元CELL31至CELL3m中之每一個單元具有與在第5A圖中所示之實施例中之ESD單元CELL3相同的配置。如第5D圖中所示，ESD單元CELL32與ESD單元CELL31相鄰，ESD單元CELL33與ESD單元CELL32相鄰，等等。然而，本揭示案之一實施例之範疇並不意欲限於複數個ESD單元的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置500所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。
具體在第5D圖中繪示出，所示半導體裝置500提供由ESD單元CELL31至CELL3m所提供之複數個ESD路徑ESDP11至ESDP1m以及複數個ESD路徑 ESDP21至ESDP2m。在一些實施例中，ESD路徑ESDP11至ESDP1m中之每一者具有與第2A圖及第2B圖中所示之實施例中之ESD路徑ESDP1相同的配置。以相同方式，ESD路徑ESDP21至ESDP2m中之每一者具有與ESD路徑ESDP2相同的配置。換言之，ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由二極體Dp1至Dpm及二極體Dn'1至Dn'm中所包括之半導體結構放電。半導體裝置500亦提供複數個NPN路徑P21至P2m(為了簡要起見未在第5D圖中圖示)，其協作以將負閂鎖電流分流至電壓端子VDD。
現參考第5E圖。第5E圖為根據各種實施例之半導體裝置500的平面圖中之佈局圖。為了說明，半導體裝置500包括成陣列之複數個ESD單元CELL31至CELL3m及複數個ESD單元CELL11至CELL1m。如第5E圖中所示，ESD單元CELL11與ESD單元CELL31相鄰。ESD單元CELL11及CELL31之相同配置可重複許多次。然而，本揭示案之一實施例之範疇並不意欲限於陣列的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置500所需要之電流能力，可視需要修改陣列中所包括之複數個ESD單元CELL11至CELL1m以及複數個ESD單元CELL31至CELL3m的數目。
具體在第5E圖中繪示出，所示半導體裝置500提供在ESD單元CELL31至CELL3m中之複數個ESD路徑ESDP11至ESDP1m及複數個ESD路徑ESDP21至ESDP2m；在ESD單元CELL11至CELL1m中之複數個ESD路徑ESDP11至ESDP1m、複數個ESD路徑ESDP21至ESDP2m及複數個ESD路徑ESDP31至ESDP3m。換言之，在ESD單元CELL31至CELL3m中之ESD路徑ESDP11至ESDP1m以及在ESD單元CELL11至CELL1m中之ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。在ESD單元CELL31至CELL3m中之ESD路徑ESDP21至ESDP2m以及在ESD單元CELL11至CELL1m中之ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由在ESD單元CELL31至CELL3m及ESD單元CELL11至CELL1m中之二極體Dp1至Dpm及二極體Dn'1至Dn'm中所包括之半導體結構放電。在ESD單元CELL11至CELL1m中之ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自ESD單元CELL11至CELL1m中之二極體Dp1至Dpm的陽極至電壓端子VSS放電。半導體裝置500亦提供ESD單元CELL31至CELL3m中之NPN路徑P21至P2m(為了簡要起見未在第5E圖中圖示)，其協作以將負閂鎖電流分流至電壓端子VSS。
出於說明性目的給出ESD單元CELL11至CELL1m及ESD單元CELL31至CELL3m的配置。上述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。舉例而言，在一些實施例中，ESD單元CELL31至CELL3m連同ESD單元CELL21至CELL2m一起形成在半導體裝置500中。
現參考第6圖。第6圖為根據各種實施例之半導體裝置600的部分之等效電路。關於第1圖之實施例，為了易於理解，以相同元件符號表示第6圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第6圖中所示之元件的協作關係。
與第1圖相比較，如第6圖中所示，半導體裝置600不包括二極體Dn'。半導體裝置600包括二極體Dp'。二極體Dp'的陽極及陰極用以接收供應電壓VDD。在一些實施例中，供應電壓VDD為接地電壓。
繼續參考第6圖，在ESD負對VDD(negative-to-VDD，後文中稱作「ND模式」)或負靜電放電事件期間，在I/O墊110處瞬時建立大量負電位。二極體Dn及電源箝位電路120接通，以進一步觸發已形成的SCR電路(包括二極體Dn及Dp')。為了說明，在半導體裝置600中導通多個ESD路徑(包括(例如)如第6圖中所示之ESDP1及ESDP2)，以使ESD電流IN放電。具體而言，如第6圖中所示，ESD電流IN的一部 分在I/O墊110與電壓端子VDD之間流動，且被導向經過ESD路徑ESDP1，此ESD路徑ESDP1係由二極體Dn、電阻R及電源箝位電路120形成。ESD電流IN的另一部分在I/O墊110與電壓端子VDD之間流動，且被導向經過ESD路徑ESDP2，其中二極體Dn及二極體Dp'包括用以使ESD電流IN的部分放電之半導體結構。以下論述二極體Dp'及二極體Dn中所包括之半導體結構的細節。
為了進一步理解在第6圖中之實施例中所示之半導體裝置600的結構，現參考第7A圖及第7B圖。第7A圖為根據一些實施例之在第6圖中之半導體裝置600的一區段之平面圖中的佈局圖。第7B圖為根據各種實施例之在第7A圖中之半導體裝置之佈局圖沿橫截線XX’的橫截面圖。關於第2A圖及第2B圖之實施例，為了易於理解，以相同元件符號表示第7A圖及第7B圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第7A圖及第7B圖中所示之元件的協作關係。
與第2A圖及第2B圖中之實施例相比較，如第7A圖及第7B圖中所示，半導體裝置600進一步包括安置在P型基板PS上之P阱PW2旁邊的N阱NW2、二極體Dp'，其中VDD金屬連接層CL2進一步安置在二極體Dp'上。在如第7A圖中所示之實施例中，N阱NW1、N阱NW2、P阱PW2、二極體Dp、Dp'及Dn以及如上所述 之半導體結構的至少一部分用以形成為ESD單元CELL4，如第7A圖中所示。然而，本揭示案之一實施例之範疇並不限於此種ESD單元，且其他適當種類的ESD單元在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置600所需之電流能力，可視需要修改摻雜區域的寬度、長度、摻雜區域之間的間距以及連接層的佈置。為了說明的簡單，第7B圖中未圖示I/O墊金屬連接層CL1、VDD金屬連接層CL2及VSS金屬連接層CL3。
與第2B圖中之實施例相比較，為了說明，如第7B圖中所示，二極體Dp'包括形成在N阱NW1中之P+摻雜區域Dp'P+及N+摻雜區域Dp'N+。區域Dp'P+用作二極體Dp'的陽極。區域Dp'N+用作二極體Dp'的陰極。區域Dp'P+及Dp'N+用以耦接至電壓端子VDD，以接收供應電壓VDD。
藉由如上關於第7B圖所述之半導體結構，寄生PNP電晶體T5、寄生NPN電晶體T6及寄生電阻R1、R2及R3如第7B圖中所示一般形成並耦接。在一些實施例中，寄生電晶體T5、T6及寄生電阻R1、R2及R3一起作為等效矽控整流器(SCR)電路。出於說明性目的給出第7B圖中所示之等效SCR電路。各種等效SCR電路在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，省略寄生電阻R1、R2或R3中之至少一者。
寄生PNP電晶體T5包括作為射極之P+摻雜區域Dp'P+、作為基極之N阱NW1及作為集極之P型基板PS。 PNP電晶體T5的基極經由寄生電阻器R1耦接至N+摻雜區域Dp'N+。PNP電晶體T5的集極經由寄生電阻R2及R3耦接至P+區域DnP+。寄生NPN電晶體T6包括作為集極之N阱NW1、作為基極之P阱PW2，及作為射極之N+摻雜區域DnN+。NPN電晶體T6的集極耦接至PNP電晶體T5的基極。NPN電晶體T6的基極經由寄生電阻R2及R3耦接至P+摻雜區域DnP+。
繼續參考第7B圖，為了說明，二極體Dp'及二極體Dn中所包括之半導體結構用作ESD路徑ESDP2(亦如第6圖中所示)，且用以作為如上所述之SCR電路。換言之，二極體Dp'的區域Dp'P+、N阱NW1、P型基板PS、P阱PW2以及二極體Dn的區域DnN+及DnP+用以作為SCR電路。舉例而言，在一些實施例中，來自電壓端子VDD之ESD電流IN的一部分流經二極體Dp'的區域Dp'N+及Dp'P+、N阱NW1、P型基板PS、P阱PW2及區域DnN+，流至I/O墊110(ESD路徑ESDP2的箭頭指示ESD電流IN的方向，而電子在相反方向上流動)。
在操作中，在ESD ND模式事件期間，第6圖之二極體Dn及電源箝位電路120接通，以進一步觸發第7B圖之SCR電路。具體如第7B圖中所示，ESD電流IN的至少一部分自電壓端子VSS流經第6圖之ESD路徑ESDP1至I/O墊110，此ESD路徑ESDP1包括二極體Dn的區域DnP+、P阱PW2以及二極體Dn的區域DnN+。 此外，寄生PNP電晶體T5及寄生NPN電晶體T6在ND模式期間接通。因此，ESD電流IN的另一部分自電壓端子VDD流經ESD路徑ESDP2(包括寄生電阻R1、PNP寄生電晶體T5、寄生電阻R2及寄生NPN電晶體T6)至I/O墊110(ESD路徑ESDP2的箭頭指示ESD電流IN的方向，而電子在相反方向上流動)。
在一些實施例中，半導體裝置600進一步包括形成在N阱NW2中之VDDP+及VDDN+，如第7B圖中所示。為了說明，區域VDDP+摻雜有如上所述之p型摻雜劑。藉由包括N阱NW2中的區域VDDP+之半導體結構，在一些實施例中亦導通ESD路徑ESDP3。在各種實施例中，ESD路徑ESDP3亦實施有另一等效SCR電路，為了說明的簡單，第7B圖中未圖示此另一等效SCR電路。 ESD電流IN的另一部分自電壓端子VDD流經ESD路徑ESDP3(包括區域VDDP+以及二極體Dn的區域DnN+)，流至I/O墊110。
出於說明性目的，給出第7A圖及第7B圖的配置。以上在第7A圖及第7B圖中提及之元件的各種配置在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，省略包括N阱NW2及區域VDDP+及VDDN+之半導體結構。
現參考第8A圖。第8A圖為根據各種實施例之半導體裝置800的部分之等效電路。關於第3A圖及第6圖之實施例，為了易於理解，以相同元件符號表示第8A圖 中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第8A圖中所示之元件的協作關係。
與第3A圖及第6圖中所示之實施例相比較，第8A圖中所示之實施例中的半導體裝置800進一步包括並行耦接至電壓端子VDD之複數個二極體Dp'1至Dp'm，而不包括複數個二極體Dn'1至Dn'm。二極體Dp'1至Dp'm中之每一者皆與二極體Dp'等同。此外，在一些實施例中，複數個二極體Dp1至Dpm、二極體Dn1至Dnm以及二極體Dp'1至Dp'm的數目彼此不同。換言之，在一些實施例中，半導體裝置800包括耦接至二極體Dp1之二極體Dp2至Dpm中的至少一個二極體、耦接至二極體Dn1之二極體Dn2至Dnm中的至少一個二極體，以及耦接至二極體Dp'1之二極體Dp'2至Dp'm中的至少一個二極體。
現參考第8B圖。圖8B為根據一些實施例之在第8A圖中之半導體裝置800的一區段之平面圖中的佈局圖。為了說明，半導體裝置800包括佈置成陣列之複數個ESD單元CELL41至CELL4m。複數個ESD單元CELL41至CELL4m中之每一個單元具有與在第7A圖中所示之實施例中之ESD單元CELL4相同的配置。如第8B圖中所示，ESD單元CELL42與ESD單元CELL41相鄰，ESD單元CELL43與ESD單元CELL42相鄰，等等。然而，本揭示案之一實施例之範疇並不意欲限於成陣列之複數個 ESD單元的前述佈置，且複數個ESD單元之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置800所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。
具體在第8B圖中繪示出，半導體裝置800提供由ESD單元CELL41至CELL4m所提供之複數個ESD路徑ESDP11至ESDP1m、複數個ESD路徑ESDP21至ESDP2m以及複數個ESD路徑ESDP31至ESDP3m。在一些實施例中，ESD路徑ESDP11至ESDP1m中之每一者具有與第7A圖及第7B圖中所示之實施例中之ESD路徑ESDP1相同的配置。以相同方式，ESD路徑ESDP21至ESDP2m中之每一者具有與ESD路徑ESDP2相同的配置，且ESD路徑ESDP31至ESDP3m中之每一者具有與ESD路徑ESDP3相同的配置。換言之，ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VDD之間放電。ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由二極體Dn1至Dnm及二極體Dp'1至Dp'm中所包括之半導體結構放電。ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自電壓端子VDD至二極體Dn1至Dnm的陽極放電。
出於說明性目的，給出二極體Dp1至Dpm、Dn1至Dnm及Dp'1至Dp'm、ESD單元CELL41至CELL4m之配置。上述元件的各種配置皆在本揭示案之一 實施例之涵蓋範疇內。舉例而言，在各種實施例中，ESD單元CELL41至CELL4m係成列或矩陣佈置，而非如第8B圖中所示成行佈置。
現參考第9A圖及第9B圖。第9A圖為根據一些實施例之在第6圖中之半導體裝置600的一區段之平面圖中的佈局圖，其具有摻雜區域的另一佈置。第9B圖為根據各種實施例之在第9A圖中之半導體裝置600之佈局圖沿橫截線XX’的橫截面圖。關於第7A圖及第7B圖之實施例，為了易於理解，以相同元件符號表示第9A圖及第9B圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第9A圖及第9B圖中所示之元件的協作關係。
與第7A圖及第7B圖中所示之實施例相比較，為了說明，在第9A圖及第9B圖中所示之實施例中，在N阱NW1中沿橫截線XX’的方向佈置複數個N+摻雜區域Dp'N+1至Dp'N+p(每一者具有如第9A圖中所示之帶狀配置)。區域Dp'N+1用作二極體Dp'的陰極。N+摻雜區域Dp'N+1至Dp'N+p中之每一區域經由安置於其上之VDD金屬連接層CL2耦接至電壓端子VDD。在一些實施例中，前述二極體Dp'、Dp及Dn以及如上所述之半導體結構的至少一部分用以形成為如第7A圖中所示之ESD單元CELL5。應注意，在一些實施例中，在N阱NW2中存在安置成在區域VDDP+旁邊的複數個N+摻雜區域VDDN+1至VDDN+p。N+摻雜區域VDDN+1至 VDDN+p中之每一區域經由安置於其上之VDD金屬連接層CL2耦接至電壓端子VDD。
藉由如上關於第9B圖所論述之半導體結構，寄生電晶體T7及T8如第9B圖中所示一般形成並耦接。為了說明，區域DnN+用作將耦接至I/O墊110之寄生電晶體T7及T8的射極。P阱PW2用作寄生電晶體T7及T8的基極。複數個區域Dp'N+1至Dp'N+p用作電晶體T7的集極。複數個區域VDDN+1至VDDN+p用作電晶體T8的集極。寄生電晶體T7及T8的基極經由區域DnP+耦接至電壓端子VSS。
為了說明，寄生電晶體T7及T8用以形成用於將負閂鎖電流分流至電壓端子VDD之NPN路徑P3。舉例而言，在一些實施例中，負雜訊發生在I/O墊110處，且外部電子在區域DnN+處被注入至二極體Dn中(NPN路徑的箭頭指示電流的方向，而電子在相反方向上流動)。隨後，閂鎖電子自區域DnN+、P阱PW2以及N阱NW1及NW2、區域Dp'N+1至Dp'N+p以及複數個區域VDDN+1至VDDN+p流經NPN路徑P3，流至電壓端子VDD，此電壓端子VDD在一些實施例中耦接至接地電壓。
現參考第9C圖及第9D圖。第9C圖及第9D圖為根據一些實施例之在第9A圖中之半導體裝置600的平面圖中之佈局圖。為了說明，半導體裝置600包括成陣列之複數個ESD單元CELL51至CELL5m。ESD單元 CELL51至CELL5m中之每一個單元具有與在第9A圖中所示之實施例中之ESD單元CELL5相同的配置。如第9C圖中所示，ESD單元CELL51至CELL5m中之一者被安置成與ESD單元CELL51至CELL5m中之另一者相鄰。然而，本揭示案之一實施例之範疇並不意欲限於陣列的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置600所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。
繼續參考第9C圖，半導體裝置600提供由ESD單元CELL51至CELL5m所提供之複數個ESD路徑ESDP11至ESDP1m、複數個ESD路徑ESDP21至ESDP2m以及複數個ESD路徑ESDP31至ESDP3m。在一些實施例中，ESD路徑ESDP11至ESDP1m中之每一者具有與第7A圖及第7B圖中所示之實施例中之ESD路徑ESDP1相同的配置。以相同方式，ESD路徑ESDP21至ESDP2m中之每一者具有與ESD路徑ESDP2相同的配置，且ESD路徑ESDP31至ESDP3m中之每一者具有與ESD路徑ESDP3相同的配置。換言之，ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VDD之間放電。ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由二極體Dn1至Dnm及二極體Dp'1至Dp'm中所包括之半導體結構放電。ESD路徑ESDP31至 ESDP3m用以協作以使ESD電流IN的另一部分自二極體Dn1至Dnm的陽極至電壓端子VDD放電。半導體裝置600亦提供複數個NPN路徑P31至P3m(為了簡要起見未在第9C圖中圖示)，其協作以將負閂鎖電流分流至電壓端子VDD。
出於說明性目的給出第9A圖至第9C圖的配置。上述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。
現參考第9D圖。第9D圖為根據各種實施例之半導體裝置600的平面圖中之佈局圖。為了說明，半導體裝置600包括成陣列之ESD單元CELL41至CELL4m以及ESD單元CELL51至CELL5m。如第9D圖中所示，ESD單元CELL41與ESD單元CELL51相鄰。ESD單元CELL41及CELL51之相同配置可重複許多次。然而，本揭示案之一實施例之範疇並不意欲限於陣列的前述佈置，且陣列之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置600所需要之電流能力，可視需要修改陣列中所包括之複數個ESD單元CELL41至CELL4m以及複數個ESD單元CELL51至CELL5m的數目。
具體在第9D圖中繪示出，半導體裝置600提供在ESD單元CELL41至CELL4m中之ESD路徑ESDP11至ESDP1m、ESD路徑ESDP21至ESDP2m及ESD路徑ESDP31至ESDP3m；在ESD單元 CELL51至CELL5m中之ESD路徑ESDP11至ESDP1m、ESD路徑ESDP21至ESDP2m及複數個ESD路徑ESDP31至ESDP3m。換言之，在ESD單元CELL41至CELL4m中之ESD路徑ESDP11至ESDP1m以及在ESD單元CELL51至CELL5m中之ESD路徑ESDP11至ESDP1m用以協作以使ESD電流IN的一部分在I/O墊110與電壓端子VSS之間放電。在ESD單元CELL41至CELL4m中之ESD路徑ESDP21至ESDP2m以及在ESD單元CELL51至CELL5m中之ESD路徑ESDP21至ESDP2m用以協作以使ESD電流IN的另一部分經由在ESD單元CELL41至CELL4m及ESD單元CELL51至CELL5m中之二極體Dn1至Dnm及二極體Dp'1至Dp'm中所包括之半導體結構放電。在ESD單元CELL41至CELL4m中之ESD路徑ESDP31至ESDP3m以及在ESD單元CELL51至CELL5m中之ESD路徑ESDP31至ESDP3m用以協作以使ESD電流IN的另一部分自ESD單元CELL41至CELL4m及ESD單元CELL51至CELL5m中之二極體Dn1至Dn'm的陰極至電壓端子VDD放電。半導體裝置600亦提供ESD單元CELL51至CELL5m中之複數個NPN路徑P31至P3m(為了簡要起見未在第9D圖中圖示)，其協作以將負閂鎖電流分流至電壓端子VDD。
出於說明性目的給出ESD單元CELL41至CELL4m及ESD單元CELL51至CELL5m的配置。上 述元件的各種配置皆在本揭示案之一實施例之涵蓋範疇內。
現參考第10圖。第10圖為根據各種實施例之半導體裝置1000的部分之等效電路。關於第1圖及第6圖之實施例，為了易於理解，以相同元件符號表示第10圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第10圖中所示之元件的協作關係。
與第1圖及第6圖中所示之實施例相比較，如第10圖中所示，半導體裝置1000同時包括二極體Dp'及Dn'。二極體Dp'的陽極及陰極耦接至電壓端子VDD。二極體Dn'的陽極及陰極耦接至電壓端子VSS。以下將詳細論述二極體Dp'及Dn'之間的協作關係。
現參考第11A圖。第11A圖為根據各種實施例之在第10圖中之等效電路的操作之示意圖。關於第11A圖之實施例，為了易於理解，以相同元件符號表示第1圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第11A圖中所示之元件的協作關係。
為了說明，在I/O墊110處之ESD PS模式事件期間，與第1圖中所示之實施例相比較，在半導體裝置1000中導通多個ESD路徑，包括(例如)如第11A圖中所示在電壓端子VDD及VSS之間的ESD路徑ESDP4。以另一方式解釋，I/O墊110與電壓端子VSS之間的ESD 電流IN的一部分可經由ESD路徑ESDP4放電。具體而言，二極體Dp'及Dn'包括半導體結構，此半導體結構用以在I/O墊110的電壓位準最高，供應電壓VDD的電壓位準高於供應電壓VSS且電壓端子VSS耦接至接地電壓時，將ESD電流IN的一部分自電壓端子VDD導向至電壓端子VSS。
為了進一步理解在第11A圖中之實施例中所示之半導體裝置1000的結構，現參考第11B圖及第11C圖。第11B圖為根據一些實施例之在第11A圖中之半導體裝置1000的一區段之平面圖中的佈局圖。第11C圖為第11B圖中之半導體裝置1000的佈局圖沿橫截線XX’之橫截面圖。關於第2B圖及第2C圖之實施例，為了易於理解，以相同元件符號表示第11A圖及第11B圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第11B圖及第11C圖中所示之元件的協作關係。
與第2A圖及第2B圖中所示之實施例相比較，如第11B圖及第11C圖中所示，半導體裝置1000進一步包括與P阱PW2相鄰之N阱NW3，以及與安置在P型基板PS(如第11C圖中所示)上之N阱NW3相鄰的P阱PW3，二極體Dp'的區域Dp'N+及Dp'P+安置在N阱NW3中。二極體Dn的區域DnN+及DnP+安置在P阱PW3中，而非安置在P阱PW2中。在如第11B圖中所示之實施例中，N阱NW1、NW2及NW3，P阱PW1、PW2 及PW3，二極體Dp、Dp'、Dn及Dn'以及如上所述之半導體結構的至少一部分用以形成為ESD單元CELL6，如第11B圖中所示。為了說明的簡單，第11C圖中未圖示I/O墊金屬連接層CL1、VDD金屬連接層CL2及VSS金屬連接層CL3。然而，本揭示案之一實施例之範疇並不限於此種ESD單元，且其他適當種類的ESD單元在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置1000所需之電流能力，可視需要修改摻雜區域的寬度、長度、摻雜區域之間的間距以及連接層的佈置。
為了說明，如第11C圖中所示，二極體Dp'的區域Dp'N+用作二極體Dp'的陰極。二極體Dp'的區域Dp'P+用作二極體Dp'的陽極。區域Dp'P+及Dp'N+用以耦接至電壓端子VDD，以接收供應電壓VDD。二極體Dn的區域DnN+用作二極體Dn的陰極，且用以耦接至I/O墊110。二極體Dn的區域DnP+用作二極體Dn的陽極，且用以耦接至電壓端子VSS。
藉由如上關於第11C圖所述之半導體結構，寄生PNP電晶體T9及寄生NPN電晶體T10以及寄生電阻R4進一步如第11C圖中所示一般形成並耦接。在一些實施例中，寄生PNP電晶體T9、寄生NPN電晶體T10及寄生電阻R4一起作為等效矽控整流器(SCR)電路。出於說明性目的給出第11C圖中所示之等效SCR電路。各種等效SCR電路在本揭示案之一實施例之涵蓋範疇內。舉例而言，在各種實施例中，省略寄生電阻R4。
寄生PNP電晶體T9包括作為射極之區域Dp'P+、作為基極之N阱NW3及作為集極之P型基板PS。寄生PNP電晶體T9的集極經由寄生電阻R4耦接至寄生NPN電晶體T10的基極。寄生NPN電晶體T10包括作為集極之N阱NW3、作為基極之P阱PW2，及作為射極之區域Dn'N+。寄生NPN電晶體T10的集極耦接至寄生PNP電晶體T9的基極。
繼續參考第11C圖，為了說明，二極體Dp'的區域Dp'P+、N阱NW3、P型基板PS、P阱PW2及區域Dn'N+用作電壓端子VSS及VDD之間的ESD路徑ESDP4。與第2A圖及第2B圖中所示之實施例相比較，在第11C圖中所示之實施例中，在ESD PS模式事件期間，第11A圖之二極體Dp及電源箝位電路120接通，以進一步觸發ESD路徑ESDP4。以另一方式解釋，除了ESD電流IN的一部分經由ESD路徑ESDP1、ESDP2及ESDP3放電以外，ESD電流IN的另一部分自電壓端子VDD流經ESD路徑ESDP4(包括寄生PNP電晶體T9、寄生電阻R4及寄生NPN電晶體T10)至電壓端子VSS。藉由第11A圖至第11C圖中所繪示之配置，除了ESD路徑ESDP1、ESDP2及ESDP3以外，亦提供了雙向SCR電路。在ESD PS模式事件期間，ESD電流IN的一部分進一步經由ESD路徑ESDP4分流至接地。
現參考第12A圖、第12B圖及第12C圖。第12A圖為根據各種實施例之在第10圖中之等效電路的另一操 作之示意圖。第12B圖為根據一些實施例之在第12A圖中之半導體裝置1000的一區段之平面圖中的佈局圖。第12C圖為第12B圖中之半導體裝置1000的佈局圖沿橫截線XX’之橫截面圖。關於第11A圖、第11B圖及第11C圖之實施例，為了易於理解，以相同元件符號表示第12A圖、第12B圖及第12C圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第12A圖、第12B圖及第12C圖中所示之元件的協作關係。
為了說明，在I/O墊110處之ESD ND模式事件期間，在半導體裝置1000中導通電壓端子VDD及VSS之間的ESD路徑ESDP4。具體在第12A圖中說明，二極體Dn及電源箝位電路120接通且進一步觸發ESD路徑ESDP4。以另一方式解釋，除了ESD電流IN的一部分經由ESD路徑ESDP1、ESDP2及ESDP3放電以外，ESD電流IN的另一部分自電壓端子VDD流經ESD路徑ESDP4(包括寄生PNP電晶體T9、寄生電阻R4及寄生NPN電晶體T10)至電壓端子VSS(ESD路徑ESDP4的箭頭指示電流的方向，而電子在相反方向上流動)。藉由第12A圖至第12C圖中所繪示之配置，除了ESD路徑ESDP1、ESDP2及ESDP3以外，亦提供了雙向SCR電路。在ESD ND模式事件期間，ESD電流IN的一部分進一步經由ESD路徑ESDP4分流至接地。
現參考第13A圖及第13B圖。第13A圖為半導 體裝置1300的部分之等效電路。第13B圖為根據一些實施例之第13A圖中之半導體裝置1300的一區段之平面圖中的佈局圖。關於第3A圖、第3B圖、第8A圖、第8B圖、第10圖及第11B圖之實施例，為了易於理解，以相同元件符號表示第13A圖及第13B圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第13A圖及第13B圖中所示之元件的協作關係。
與第10圖中所示之實施例相比較，第13A圖中所示實施例中之半導體裝置1300包括並行耦接在I/O墊110與電壓端子VDD之間的二極體Dp1至Dpm、並行耦接在I/O墊110與電壓端子VSS之間的二極體Dn1至Dnm、並行耦接至電壓端子VSS之二極體Dn'1至Dn'm，以及並行耦接至電壓端子VDD之二極體Dp'1至Dp'm。此外，在一些實施例中，二極體Dp1至Dpm、二極體Dn1至Dnm、二極體Dn'1至Dn'm及二極體Dp'1至Dp'm之數目彼此不同。換言之，在一些實施例中，半導體裝置1300包括耦接至Dp1之二極體Dp2至Dpm中的至少一個二極體、耦接至Dn1之二極體Dn2至Dnm中的至少一個二極體，耦接至Dn'1之二極體Dn'2至Dn'm中的至少一個二極體，以及耦接至Dp'1之二極體Dp'2至Dp'm中的至少一個二極體。
現參考第13B圖。第13B圖為根據各種實施例之在第13A圖中之半導體裝置1300的一區段之平面圖中的 佈局圖。為了說明，半導體裝置1300包括佈置成陣列之複數個ESD單元CELL61至CELL6m。ESD單元CELL61至CELL6m中之每一個單元具有與在第11B圖中所示之實施例中之ESD單元CELL6相同的配置。如第13B圖中所示，ESD單元CELL62與ESD單元CELL61相鄰，等等。然而，本揭示案之一實施例之範疇並不意欲限於成陣列之複數個ESD單元的前述佈置，且複數個ESD單元之其他適當種類的佈置在本揭示案之一實施例之涵蓋範疇內。舉例而言，取決於半導體裝置1300所需要之電流能力，可視需要修改陣列中所包括之ESD單元的數目。為了簡要起見，本文中省略第13A圖及第13B圖之實施例中的類似元件之特定操作，其已在第11A圖至第11C圖及第12A圖至第12C圖中詳細論述。
現參考第14圖。第14圖為根據各種實施例之用於操作半導體裝置100、300、400、500、800、1000及1300之方法1400的流程圖。
將第11A圖、第11B圖及第11C圖中所繪示之實施例作為實例來論述方法1400。在步驟1401中，在一些實施例中，在ESD PS模式事件期間，導通I/O墊110與電壓端子VSS之間的ESD路徑ESDP1，此電壓端子VSS用以接收供應電壓VSS。在ESD路徑ESDP1中，二極體Dp耦接在I/O墊110與電壓端子VDD之間以接收供應電壓VDD，且電源箝位電路120耦接在電壓端子VDD及VSS之間。
在步驟1402中，導通I/O墊110與電壓端子VSS之間的ESD路徑ESDP2。在ESD路徑ESDP2中，二極體Dp及具有耦接至電壓端子VSS之兩個端子的二極體Dn'包括半導體結構。此半導體結構用以作為等效矽控整流器(SCR)電路。
在一些實施例中，方法1400進一步包括導通電壓端子VDD及VSS之間的ESD路徑ESDP4。在ESD路徑ESDP4中，二極體Dn'及具有耦接至電壓端子VDD之兩個端子的二極體Dp'包括另一半導體結構。另一半導體結構用以作為另一SCR電路。
在一些實施例中，方法1400進一步包括在二極體Dp的一側處形成二極體Dn。二極體Dn包括P阱PW3、耦接至I/O墊110之N+摻雜區域DnN+，及耦接至電壓端子VSS之至少一個P+摻雜區域DnP+。此外，在一些實施例中，形成二極體Dn進一步包括形成複數個P+摻雜區域DnP+1至DnP+N。複數個P+摻雜區域DnP+1至DnP+N中之每一者在平面圖中具有帶狀配置，且複數個P+摻雜區域DnP+1至DnP+N係如第4B圖中所示之實施例一般沿橫截線XX’的方向佈置。
在一些實施例中，包括在二極體Dp及Dn'、二極體Dn及Dp'或二極體Dp'及Dn'中之半導體結構的兩個摻雜區域之間的更近間距導致將ESD電流IN分流至接地的更佳能力，其中半導體結構作為SCR電路。舉例而言，如第2B圖中所示，二極體Dp的區域DpP+與二極體Dn' 的Dn'N+之間的間距越近，二極體Dp及Dn'中所包括之SCR電路的有效性越高。
在一些方法中，如上所述之一些半導體裝置包括用於對內部電路提供ESD保護之電源箝位電路。然而，在沒有虛設二極體(諸如，本揭示案之一實施例中所提供之二極體Dn'及Dp')之半導體結構的情況下，當ESD電流流經上拉二極體、金屬佈線及電源箝位電路時，內部電路會遭受高的電壓降。
與以上方法相比較，本揭示案之一實施例提供了一種半導體裝置，此半導體裝置包括至少一個新創建之SCR電路，以使ESD電流自I/O墊至接地放電，並進一步減小了跨內部電路之電壓降。因此，與先前方法相比較，本揭示案之一實施例中所提供之半導體裝置允許積體電路元件的更高ESD魯棒性。此外，實現了來自I/O墊之較低寄生電容，以便用於高速應用中。
以上說明包括例示性操作，但此些操作未必以所示次序執行。根據本揭示案之一實施例之各種實施例的精神及範疇，可適當地添加、替換、改序及/或消除操作。
在一些實施例中，揭示一種半導體裝置，此半導體裝置包括第一二極體、第二二極體、箝位電路及第三二極體。第一二極體之第一端子耦接至第一電壓端子，此第一電壓端子用以接收第一供應電壓。第二二極體之第一端子、輸入/輸出(I/O)墊以及第一二極體之第二端子彼此耦接，且第二二極體之第二端子耦接至第二電壓端子，此第二電 壓端子用以接收第二供應電壓。箝位電路耦接在第一電壓端子與第二電壓端子之間。第二二極體及箝位電路用以導向靜電放電(ESD)電流的第一部分在I/O墊與第一電壓端子之間流動。第三二極體之第一端子及第二端子耦接至第一電壓端子。第二二極體及第三二極體包括第一半導體結構，此第一半導體結構用以導向ESD電流的第二部分在I/O墊與第一電壓端子之間流動。
在一實施例中，第二二極體及第三二極體中之第一半導體結構用以作為一等效矽控整流器(SCR)電路。
在一實施例中，第二二極體及第三二極體中之第一半導體結構包括：基板、第一類型的第一阱、第一類型的第一摻雜區域、第二類型的第二摻雜區域、第二類型的第二阱、第一類型的第三摻雜區域、第二類型的第四摻雜區域。第一類型的第一阱安置在基板上。第一類型的第一摻雜區域安置在第一阱中且用作第二二極體之第二端子。第二類型的第二摻雜區域安置在第一阱中且用作第二二極體之第一端子。第二類型的第二阱安置在基板上且與第一阱相鄰。第一類型的第三摻雜區域安置在第二阱中且用作第三二極體之第一端子。第二類型的第四摻雜區域安置在第二阱中且用作第三二極體之第二端子。其中第二摻雜區域、第一阱、基板、第二阱及第三摻雜區域用以作為等效矽控整流器(SCR)電路。
在一實施例中，進一步包括：在I/O墊與第一電壓端子之間並聯耦接至第一二極體之第四二極體、在I/O 墊與第二電壓端子之間並聯耦接至第二二極體之第五二極體或並聯耦接至第三二極體之第六二極體中的至少一者。
在一實施例中，進一步包括第四二極體，其中第四二極體之第一端子及第二端子耦接至第二電壓端子。其中第四二極體及第三二極體包括第二半導體結構，第二半導體結構用以引導ESD電流的第三部分自第二電壓端子至第一電壓端子或自第一電壓端子至第二電壓端子。
在一實施例中，第三二極體及第四二極體用以作為等效矽控整流器(SCR)電路。
在一實施例中，其中第一半導體結構包括：基板、第一類型的第一阱、第一類型的第一摻雜區域、第二類型的第二摻雜區域、第二類型的第二阱、第一類型的第三摻雜區域、第二類型的第四摻雜區域。第一類型的第一阱安置在基板上。第一類型的第一摻雜區域安置在第一阱中且用作第二二極體之第二端子。第二類型的第二摻雜區域安置在第一阱中且用作第二二極體之第一端子。第二類型的第二阱安置在基板上且與第一阱相鄰。第一類型的第三摻雜區域安置在第二阱中且用作第三二極體之第一端子。第二類型的第四摻雜區域安置在第二阱中且用作第三二極體之第二端子。其中第二摻雜區域、第一阱、基板、第二阱及第三摻雜區域用以作為等效矽控整流器(SCR)電路。
在一實施例中，進一步包括在I/O墊與第一電壓端子之間並聯耦接至第一二極體之一第四二極體、在I/O墊與第二電壓端子之間並聯耦接至第二二極體之一第五二 極體或並聯耦接至第三二極體之一第六二極體中的至少一者。
在一實施例中，進一步包括第四二極體，其中第四二極體之第一端子及第二端子耦接至第二電壓端子。其中第四二極體及第三二極體包括第二半導體結構，第二半導體結構用以引導ESD電流的第三部分自第二電壓端子至第一電壓端子或自第一電壓端子至第二電壓端子。
在一實施例中，第三二極體及第四二極體用以作為等效矽控整流器(SCR)電路。
在一實施例中，其中第一半導體結構包括基板、第一類型的第一阱、第一類型的第一摻雜區域、第二類型的第二摻雜區域、第二類型的第二阱、第一類型的第三摻雜區域、第二類型的第四摻雜區域。第一類型的第一阱安置在基板上。第一類型的第一摻雜區域安置在第一阱中且用作第二二極體之第二端子。第二類型的第二摻雜區域安置在第一阱中且用作第二二極體之第一端子。第二類型的第二阱安置在基板上且與第一阱相鄰。第一類型的第三摻雜區域安置在第二阱中且用作第三二極體之第一端子。第二類型的第四摻雜區域，安置在第二阱中且用作第三二極體之第二端子。其中第二摻雜區域、第一阱、基板、第二阱及第三摻雜區域用以作為一等效矽控整流器(SCR)電路。
在一實施例中，其中第二半導體結構包括基板、第三摻雜區域、第四摻雜區域、第一類型的第三阱、第一類型的第五摻雜區域、第二類型的第六摻雜區域。第一類型 的第三阱安置在基板上且與第二阱相鄰。第一類型的第五摻雜區域安置在第三阱中且用作第四二極體之第一端子。第二類型的第六摻雜區域安置在第三阱中且用作第四二極體之第二端子。其中第三摻雜區域、第二阱、基板、第三阱及第六摻雜區域用以作為第二等效矽控整流器電路。
亦揭示一種半導體裝置，此半導體裝置包括基板、安置基板上之第一類型的第一阱、安置在第一阱中之第一類型的第一摻雜區域、安置在第一阱中之第二類型的第二摻雜區域、安置在基板上且與第一阱相鄰之第二類型的第二阱、安置在第二阱中之第一類型的第三摻雜區域，以及安置在第二阱中之第二類型的第四摻雜區域。第一摻雜區域用作第一二極體之第一端子且耦接至第一電壓端子，此第一電壓端子用以接收第一供應電壓。第二摻雜區域用作第一二極體之第二端子且耦接至輸入/輸出(I/O)墊。第三摻雜區域用作第二二極體之第一端子且耦接至第二電壓端子，此第二電壓端子用以接收第二供應電壓。第四摻雜區域用作第二二極體之第二端子且耦接至第二電壓端子。第一二極體、第一電壓端子以及耦接在第一電壓端子與第二電壓端子之間的箝位電路用作I/O墊與第二電壓端子之間的第一靜電放電(ESD)路徑。第二摻雜區域、第一阱、基板、第二阱及第三摻雜區域用作I/O墊與第二電壓端子之間的第二ESD路徑。
在一些實施例中，進一步包括第二類型的第三阱、第一類型的第五摻雜區域、第二類型的至少一個第六摻雜 區域。第二類型的第三阱安置在基板上且與第一阱相鄰。第一類型的第五摻雜區域安置在第三阱中，其中第五摻雜區域用作第三二極體之一第一端子且耦接至I/O墊。第二類型的至少一個第六摻雜區域安置在第三阱中，其中至少一個第六摻雜區域用作第三二極體之第二端子且耦接至第二電壓端子。
在一些實施例中，第一至第三阱、第一至第五摻雜區域以及至少一個第六摻雜區域用在半導體裝置之佈局的單元中，且半導體裝置進一步包括：佈置成一陣列之複數個單元。
在一些實施例中，至少一個第六摻雜區域包括複數個第六摻雜區域，每一者在平面圖中具有帶狀配置，其中等第六摻雜區域係沿第一方向佈置。
在一些實施例中，第一至第三阱、第一至第五摻雜區域以及等第六摻雜區域用在半導體裝置之佈局的單元中，且半導體裝置進一步包括佈置成陣列之複數個單元。
在一些實施例中，第一至第三阱、第一至第五摻雜區域以及等第六摻雜區域中之個第六摻雜區域用在半導體裝置之佈局的第一單元中，以及第一至第三阱、第一至第五摻雜區域以及等第六摻雜區域用在半導體裝置之佈局的第二單元中。半導體裝置進一步包括複數個第一單元中之至少一者及複數個第二單元中之至少一者係佈置成陣列。
在一些實施例中，進一步包括第一類型的第三阱、第一類型的第五摻雜區域、第二類型的第六摻雜區域、第 二類型的第四阱、第一類型的第七摻雜區域、第二類型的第八摻雜區域。第一類型的第三阱安置在基板上且與第二阱相鄰。第一類型的第五摻雜區域安置在第三阱中，其中第五摻雜區域用作第三二極體之第一端子且耦接至第一電壓端子，第一電壓端子用以接收第一供應電壓。第二類型的第六摻雜區域安置在第三阱中，其中第六摻雜區域用作第三二極體之第二端子且耦接至第一電壓端子。第二類型的第四阱安置在基板上且與第三阱相鄰。第一類型的第七摻雜區域安置在第四阱中，其中第七摻雜區域用作第四二極體之第一端子且耦接至I/O墊。第二類型的第八摻雜區域安置在第四阱中，其中第八摻雜區域用作第四二極體之第二端子且耦接至第二電壓端子，第二電壓端子用以接收第二供應電壓。
在一些實施例中，其中第三摻雜區域、第二阱、基板、第三阱及第六摻雜區域用作第一電壓端子與第二電壓端子之間的第三ESD路徑。
在一些實施例中，第一至第四阱及第一至第八摻雜區域用在半導體裝置之一佈局的一單元中，且半導體裝置進一步包括佈置成一陣列之複數個單元。
亦揭示一種方法，此方法包括導通輸入/輸出(I/O)墊與第一電壓端子之間的第一靜電放電(ESD)路徑，此第一電壓端子用以接收第一供應電壓，其中在此第一ESD路徑中，第一二極體耦接在I/O墊與第二電壓端子之間，此第二電壓端子用以接收第二供應電壓，且箝位電路耦接該 第一電壓端子與第二電壓端子之間；以及導通I/O墊與第一電壓端子之間的第二ESD路徑，其中在此第二ESD路徑中，第一二極體及具有耦接至第一電壓端子之兩個端子的第二二極體包括第一半導體結構，且第一半導體結構用以作為第一等效矽控整流器(SCR)電路。
在一些實施例中，進一步包括導通第一電壓端子與第二電壓端子之間的第三ESD路徑。在第三ESD路徑中，第二二極體及具有耦接至第二電壓端子之兩個端子的第三二極體包括第二半導體結構，且第二半導體結構用以作為第二等效SCR電路。
在一些實施例中，第三二極體安置在第一二極體的一側處，其中第三二極體包括第一類型的阱、耦接至I/O墊之第二類型的第一摻雜區域，以及耦接至第一電壓端子之第一類型的至少一個第二摻雜區域。
在一些實施例中，至少一個第二摻雜區域包括複數個第二摻雜區域，每一者在平面圖中具有帶狀配置，其中等第二摻雜區域係沿第一方向佈置。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之一實施例之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案之一實施例作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之一實施例之精神及範疇，且他們可在不脫離本揭示案之一實施例 之精神及範疇的情況下在本文中作出各種改變、代替及替換。
100:半導體裝置
110:輸入/輸出(I/O)墊
120:電源鉗位電路
130:內部電路
VDD,VSS:供應電壓，電壓端子
IN:ESD電流
Dp,Dn,Dn’:二極體
R:電阻
ESDP1,ESDP2:ESD路徑

Claims (10)

  1. 一種半導體裝置，包括：一第一二極體，其中該第一二極體之一第一端子耦接至一第一電壓端子，該第一電壓端子用以接收一第一供應電壓；一第二二極體，其中該第二二極體之一第一端子、一輸入/輸出(I/O)墊以及該第一二極體之一第二端子彼此耦接，且該第二二極體之一第二端子耦接至一第二電壓端子，該第二電壓端子用以接收一第二供應電壓；一箝位電路，耦接在該第一電壓端子與該第二電壓端子之間，其中該第二二極體及該箝位電路用以引導一靜電放電(ESD)電流的一第一部分在該I/O墊與該第一電壓端子之間流動；以及一第三二極體，其中該第三二極體之一第一端子及一第二端子耦接至該第一電壓端子；其中該第二二極體及該第三二極體包括一第一半導體結構，該第一半導體結構用以引導該ESD電流的一第二部分在該I/O墊與該第一電壓端子之間流動。
  2. 根據請求項1所述的半導體裝置，其中該第二二極體及該第三二極體中的該第一半導體結構包括：一基板；一第一類型的一第一阱，安置在該基板上；該第一類型的一第一摻雜區域，安置在該第一阱中且用 作該第二二極體的該第二端子；一第二類型的一第二摻雜區域，安置在該第一阱中且用作該第二二極體的該第一端子；該第二類型的一第二阱，安置在該基板上且與該第一阱相鄰；該第一類型的一第三摻雜區域，安置在該第二阱中且用作該第三二極體的該第一端子；該第二類型的一第四摻雜區域，安置在該第二阱中且用作該第三二極體的該第二端子；其中該第二摻雜區域、該第一阱、該基板、該第二阱及該第三摻雜區域用以作為一等效矽控整流器電路。
  3. 根據請求項1所述的半導體裝置，進一步包括：一第四二極體、一第五二極體以及一第六二極體中的至少一者，其中該第四二極體在該輸入/輸出墊與該第一電壓端子之間並聯耦接至該第一二極體，該第五二極體在該輸入/輸出墊與該第二電壓端子之間並聯耦接至該第二二極體，該第六二極體並聯耦接至該第三二極體。
  4. 根據請求項1所述的半導體裝置，進一步包括：一第四二極體，其中該第四二極體的一第一端子及一第二端子耦接至該第二電壓端子， 其中該第四二極體及該第三二極體包括一第二半導體結構，該第二半導體結構用以引導該靜電放電電流的一第三部分自該第二電壓端子至該第一電壓端子或自該第一電壓端子至該第二電壓端子。
  5. 一種半導體裝置，包括：一基板；一第一類型的一第一阱，安置該基板上；該第一類型的一第一摻雜區域，安置在該第一阱中，其中該第一摻雜區域用作一第一二極體的一第一端子且耦接至一第一電壓端子，該第一電壓端子用以接收一第一供應電壓；一第二類型的一第二摻雜區域，安置在該第一阱中，其中該第二摻雜區域用作該第一二極體的一第二端子且耦接至一輸入/輸出墊；該第二類型的一第二阱，安置在該基板上且與該第一阱相鄰；該第一類型的一第三摻雜區域，安置在該第二阱中，其中該第三摻雜區域用作一第二二極體之一第一端子且耦接至一第二電壓端子，該第二電壓端子用以接收一第二供應電壓；以及該第二類型的一第四摻雜區域，安置在該第二阱中，其中該第四摻雜區域用作該第二二極體之一第二端子且耦接至該第二電壓端子； 其中該第一二極體、該第一電壓端子以及耦接在該第一電壓端子與該第二電壓端子之間的一箝位元電路用作該輸入/輸出墊與該第二電壓端子之間的一第一靜電放電路徑，以及其中該第二摻雜區域、該第一阱、該基板、該第二阱及該第三摻雜區域用以作為該輸入/輸出墊與該第二電壓端子之間的一第二靜電放電路徑。
  6. 根據請求項5所述的半導體裝置，進一步包括：該第二類型的一第三阱，安置在該基板上且與該第一阱相鄰；該第一類型的一第五摻雜區域，安置在該第三阱中，其中該第五摻雜區域用作一第三二極體之一第一端子且耦接至該輸入/輸出墊；以及該第二類型的至少一個第六摻雜區域，安置在該第三阱中，其中該至少一個第六摻雜區域用作該第三二極體之一第二端子且耦接至該第二電壓端子。
  7. 根據請求項5所述的半導體裝置，其中進一步包括：該第一類型的一第三阱，安置在該基板上且與該第二阱相鄰；該第一類型的一第五摻雜區域，安置在該第三阱中，其 中該第五摻雜區域用作一第三二極體之一第一端子且耦接至該第一電壓端子，該第一電壓端子用以接收該第一供應電壓；該第二類型的一第六摻雜區域，安置在該第三阱中，其中該第六摻雜區域用作該第三二極體之一第二端子且耦接至該第一電壓端子；該第二類型的一第四阱，安置在該基板上且與該第三阱相鄰；該第一類型的一第七摻雜區域，安置在該第四阱中，其中該第七摻雜區域用作一第四二極體之一第一端子且耦接至該輸入/輸出墊；以及該第二類型的一第八摻雜區域，安置在該第四阱中，其中該第八摻雜區域用作該第四二極體之一第二端子且耦接至該第二電壓端子，該第二電壓端子用以接收該第二供應電壓。
  8. 一種半導體裝置的操作方法，包括：導通一輸入/輸出墊與一第一電壓端子之間的一第一靜電放電路徑，該第一電壓端子用以接收一第一供應電壓，其中在該第一靜電放電路徑中，該第一二極體耦接在該輸入/輸出墊與一第二電壓端子之間，該第二電壓端子用以接收一第二供應電壓，且一箝位元電路耦接該第一電壓端子與該第二電壓端子之間；以及導通該輸入/輸出墊與該第一電壓端子之間的一第二靜 電放電路徑，其中在該第二靜電放電路徑中，該第一二極體及具有耦接至該第一電壓端子之兩個端子的一第二二極體包括一第一半導體結構，且該第一半導體結構用以作為一第一等效矽控整流器電路。
  9. 一種半導體裝置，包括：一第一二極體，具有複數第一摻雜帶，該些第一摻雜帶在一第一方向延伸並用以作為耦接一第一電壓端子的複數端子；以及一第二二極體，具有一第二摻雜帶，該第二摻雜帶在該第一方向延伸並在不同於該第一方向的一第二方向上和該些第一摻雜帶分開，其中該第二摻雜帶用以作為耦接一輸入/輸出墊的該第二二極體的一第一端子，其中該第一二極體及該第二二極體包括於一第一半導體結構，該第一半導體結構用以操作為在該輸入/輸出墊及該第一電壓端子之間的一第一等效矽控整流器電路。
  10. 一種半導體裝置的製造方法，包括：形成一第一導電類型的一第一阱，該第一阱在一佈局視角中包圍一第二導電類型的一第一摻雜區域，其中該第一摻雜區域耦接一輸入/輸出墊；以及形成該第二導電類型的一第二阱，該第二阱在佈局視角包圍該第二導電類型的該第二摻雜區域，其中該第二摻雜 區域耦接一第一電壓端子，且一隔離區域插在該第一摻雜區域及該第二摻雜區域之間，其中該第一摻雜區域至該第二摻雜區域及該第一阱至該第二阱用以形成該輸入/輸出墊及該第二摻雜區域之間的一第一靜電放電路徑。
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