CN102214915A - 静电放电保护电路 - Google Patents

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刘志纲
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Abstract

一种静电放电保护电路，包括：第一电源端、第二电源端和焊垫端，所述第一电源端和焊垫端之间串联至少两个二极管，所述第二电源端和焊垫端之间串联至少一个二极管。所述电路减小了静电放电保护电路的寄生电容的电容值，改善了被保护集成电路的高频特性。

Description

静电放电保护电路
技术领域
本发明涉及半导体器件，特别涉及静电放电保护电路。
背景技术
如今，随着集成电路制造技术的发展，CMOS集成电路的特征尺寸越来越小。然而，随之而来的，集成电路对于静电放电(ESD，Electrostatic Discharge)的保护能力也越来越弱，即随着器件特征尺寸的缩小，器件承受静电电压的能力也在下降。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。
集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常也与输入/输出电路相连。目前，可控硅整流器(SCR，Silicon Controlled Rectifier)由于具有良好的静电放电保护特性以及相对较小的器件面积而被广泛应用于集成电路的静电放电保护电路上。通常都是通过设计器件结构来生成寄生的可控硅整流器来提供静电放电保护。
在例如申请号为200610108738.5的中国专利申请中就提及了一种寄生可控硅整流器的电路。参照图1所示，所述寄生可控硅整流器110包括，连接到集成电路的第一电极116，所述第一电极116和第一接地端(未标示)之间的寄生PNP管112，所述寄生PNP管112和第一接地端之间的寄生电阻120，所述第一电极116和第二接地端(未标示)之间的寄生NPN管114，以及所述寄生NPN管114和第一电极116之间的寄生电阻118。
但是在实际中发现上述电路在正常情况(无静电放电发生)时，相对于被保护集成电路来说具有电容性负载，所述电容负载能够衰减被保护集成电路的输入和输出信号以及性能，特别是应用于高频时对被保护集成电路的开关速度影响更大，因此需要一种静电放电保护电路，能够降低在正常工作情况下对被保护集成电路的电容负载
发明内容
本发明解决的问题是提供一种静电放电保护电路，能够降低在正常工作情况下对被保护集成电路的电容负载。
为解决上述问题，本发明提供一种静电放电保护电路，包括：第一电源端、第二电源端和焊垫端，所述第一电源端和焊垫端之间串联至少两个二极管，所述第二电源端和焊垫端之间串联至少一个二极管。
可选地，所述第一电源端电压高于第二电源端电压，所述第一电源端与相邻的二极管的阴极相连，所述第二电源端与相邻的二极管的阳极相连。
可选地，所述第一电源端电压低于所述第二电源端电压，所述第一电源端与一个二极管的阳极相连，所述第二电源端与一个二极管的阴极相连。
可选地，所述第一电源端和焊垫端之间串联的二极管数目为2～4，第二电源端和焊垫端之间串联的二极管数目为1～4。
与现有技术相比，本发明具有以下优点：
提供一种静电放电保护电路，所述静电放电保护电路在第一电源端和焊垫端之间串联至少两个二极管。由于串联的二极管串的电容值比单个二极管的电容值小，从而在无静电放电发生时，对被保护集成电路的电容负载大大降低，改善了被保护集成电路高频时的开关特性。
附图说明
图1是现有技术的静电放电保护器件结构示意图。
图2是本发明第一实施例的静电放电保护电路示意图。
图3是图2所示电路的结构示意图。
图4是本发明第二实施例的静电放电保护电路示意图。
图5是图4所示电路的结构示意图。
图6是本发明第三实施例的静电放电保护电路示意图。
图7是图6所示电路的结构示意图。
具体实施方式
发明人发现，现有技术的可控硅整流器静电放电保护电路的内部具有较大寄生电容，不适合于保护高频应用的集成电路，发明人提供具有串联的二极管的静电放电保护电路，降低了静电放电保护电路的电容值，减小了无静电放电时对于被保护集成电路的电容性负载。
本发明提供的静电放电保护电路包括：
第一电源端、第二电源端和焊垫端，所述第一电源端和焊垫端之间串联至少两个二极管，所述第二电源端和焊垫端之间串联至少一个二极管。
在实际中，所述第一电源端电压可以高于第二电源端电压，或者第一电源端电压低于第二电源端电压。当所述第一电源端电压高于第二电源端电压时，所述第一电源端与相邻的二极管的阴极相连，所述第二电源端与相邻的二极管的阳极相连；当所述第一电源端电压低于所述第二电源端电压时，所述第一电源端与相邻的二极管的阳极相连，所述第二电源端与相邻的二极管的阴极相连。
假设第一电源端与焊垫端之间的电容值为C1，第二电源端与焊垫端之间的电容值为C2，静电放电保护电路对被保护集成电路的电容性负载值C＝C1+C2。发明人发现，第一电源端与焊垫端之间串联的二极管的数目越多，第一电源端与焊垫端之间的电容值C1越小；同时第二电源端与焊垫端之间也可以串联二极管，并且串联的二极管数目越多，第二电源端与焊垫端之间的电容值C2也越小。所述静电放电保护电路的电容性负载C也越小。因此，从减小电容性负载值的角度考虑，所述第一电源端和焊垫端之间串联的二极管数目为2个以上，第二电源端和焊垫端之间串联的二极管数目为1个以上，因此，所述第一电源端与焊垫端之间、第二电源端与焊垫端之间串联的二极管的总的数目应该大于等于3。
同时发明人还发现，所述第一电源端与焊垫端之间、第二电源端与焊垫端之间串联的二极管的总的数目大于8时，静电放电保护电路相对于被保护集成电路的达林顿效应增强。电阻性负载增大，将会导致被保护集成电路的漏电流增大，开关速度下降。因此所述第一电源端与焊垫端之间、第二电源端与焊垫端之间串联的二极管的数目总数应该小于等于8。较为优选地，所述第一电源端和焊垫端之间串联的二极管数目优选为2～4，第二电源端和焊垫端之间串联的二极管数目优选为1～4。
下面将结合具体的实施例对所述发明的电路进行具体的说明。
第一实施例
请参考图2，图2是本发明第一实施例的静电放电保护电路示意图。所述静电放电保护电路包括第一电源端Vdd、第二电源端Vss以及焊垫端Pad。所述第一电源端Vdd所接电压高于第二电源端Vss的电压。所述第一电源端Vdd通常作为被保护集成电路的工作电源。所述第二电源端Vss通常作为被保护集成电路的接地端。所述焊垫端Pad作为被保护集成电路的输入输出端。
作为一个实施例，所述第一电源端Vdd与焊垫端Pad之间串联两个二极管，分别是第一二极管D1、第二二极管D2；所述第二电源端Vss与焊垫端Pad之间串联一个二极管，所述二极管是第三二极管D3。其中所述第一电源端Vdd与所述第二二极管D2的阴极相连，所述第二电源端Vss与所述第三二极管D3的阳极相连。根据实际情况，所述第一电源端Vdd与焊垫端Pad之间以及第二电源端Vss与焊垫端Pad之间还可以包括更多的二极管，如果第一电源端Vdd与焊垫端Pad之间以及第二电源端Vss与焊垫端Pad之间串联更多的二极管串，被保护集成电路的电容性负载值会下降更多，但是对被保护集成电路的电阻性负载值会增大。因此，通常所述第一电源端Vdd与焊垫端Pad之间串联的二极管数目优选为2～4个，所述第二电源端Vss与焊垫端Pad之间串联的二极管数目优选为1～4个。本领域相关技术人员可以根据实际进行选择，在此不做一一列举。
下面将对所述的静电放电保护电路的结构进行说明。请参考图3，图3是图2所示电路的结构示意图。所述静电放电保护电路形成于半导体衬底300内。所述半导体衬底300具有P型导电类型或者N型导电类型。作为一个实施例，所述半导体衬底300具有P型导电类型。
所述半导体衬底300内包括两个以上的第一掺杂阱301。所述第一掺杂阱301包括第一重掺杂区302和第二重掺杂区303，所述第一重掺杂区302与第二重掺杂区303相互隔离。本实施例中，所述第一掺杂阱301具有N型导电类型，所述第一重掺杂区302具有P型导电类型，所述第二重掺杂区303具有N型导电类型。所述第一掺杂阱301依次排列，且所述第一掺杂阱301之间具有隔离结构308，因而各第一掺杂阱301为独立器件。相邻两个第一掺杂阱301的连接方式为：一个第一掺杂阱301的第一重掺杂区302与另一个第一掺杂阱301的第二重掺杂区303通过外接导线连通。采用上述结构，相比在一个掺杂阱中形成多个第一重掺杂区以及多个第二重掺杂区的方式，具有更低的寄生电容。
本实施例中，参见图3，所述半导体衬底300包括两个第一掺杂阱301，所述第一掺杂阱301位于焊垫端Pad和第一电源端Vdd之间。与第一电源端Vdd相邻的第一掺杂阱301的第一重掺杂区303与第一电源端Vdd相连，与焊垫端Pad相邻的第一掺杂阱301的第一重掺杂区302与焊垫端Pad相连，一个第一掺杂阱301的第二重掺杂区303与相邻的第一掺杂阱301的第一重掺杂区302通过外接导线相连。此即对应于图2，与焊垫端Pad相邻的第一掺杂阱301对应于第一二极管D1，与第一电源端Vdd相邻的第一掺杂阱301对应于第二二极管D2，由于所述两个第一掺杂阱301相互隔离，所述第一二极管D1与第二二极管D2相互独立。相邻的二极管连接方式为，一个二极管的阴极与另一个二极管的阳极通过导线连接。
所述半导体衬底300还包括一个以上的第二掺杂阱304。所述第二掺杂阱304包括第三重掺杂区305和第四重掺杂区306，所述第三重掺杂区305与第四重掺杂区306相互隔离。本实施例中，所述半导体衬底300包括一个第二掺杂阱304，所述第二掺杂阱304具有P型导电类型，所述第三重掺杂区305具有P型导电类型，所述第四重掺杂区306具有N型导电类型，且第四重掺杂区306邻近第一掺杂阱301。所述第二掺杂阱304与第一掺杂阱301之间具有隔离结构307。其中第一电源端Vdd与第三重掺杂区305相连，焊垫端Pad与第四重掺杂区306相连。所述第二掺杂阱304与其内部的第四重掺杂区306共同构成二极管。本实施例虽以一个第二掺杂阱304为例，但当第二掺杂阱304的个数为两个以上时，可以参考第一掺杂阱301的排列结构。
需要说明的是，所述第一电源端Vdd与焊垫端Pad之间的二极管结构以及第二电源端Vss与焊垫端Pad之间的二极管结构可以由P型掺杂阱与其内部的N型重掺杂区构成，也可以由N型掺杂阱与其内部的P型掺杂阱构成，也可以由P型掺杂阱与N型掺杂阱构成，在此不做一一列举，本领域技术人员可以根据需要进行设置。
上述结构的静电放电保护电路的工作原理包括：当被保护集成电路无静电放电发生时，焊垫端Pad电压通常小于第一电源端Vdd的电压，并且大于第二电源端Vss的电压，静电放电保护电路中的各个二极管承受反向电压而关断。当被保护集成电路发生正向静电放电时，焊垫端Pad电压高于第一电源端电压，此时，第一二极管D1和第二二极管D2依次导通，将静电放电电流经过第一电源端Vdd引导至接地端，避免被保集成电路受到正向静电放电电流的破坏。当被保护集成电路发生反向静电放电时，焊垫端Pad电压小于第二电源端Vss的电压，此时，所述第三二极管D3导通，将静电放电电流经过第二电源端Vss引导至接地端，避免被保集成电路受到正向静电放电电流的破坏。
本实施例是以第一电源端Vdd与焊垫端Pad之间串联两个二极管，第二电源端Vss与焊垫端Pad之间串联一个二极管作为静电放电保护电路的。假设第一二极管D1的电容值为C1，第二二极管D2的电容值C2，第三二极管D3的电容值为C3，则对于被保护集成电路的电容性负载值C＝1/(1/C1+1/C2)+C3。本领域相关技术人员可以将各个二极管的电容值进行设置，从而使得所述电容值C达到0.1pF以下，与现有的可控硅静电放电保护电路电容值相比，大大降低。本领域相关技术人员可以在所述第一电源端Vdd与焊垫端Pad之间和第二电源端Vss之间可以串联更多的二极管，以便于将电容性负载值进一步降低。更进一步地，本发明提供的二极管串的每个二极管之间相互独立，每个二极管与另一个二极管串联依靠的是外部导线，进一步降低了二极管串的电容值。
第二实施例
请参考图4，图4是本发明第二实施例的静电放电保护电路意图。所述静电放电保护电路包括第一电源端Vss、第二电源端Vdd以及焊垫端Pad。所述第一电源端Vss的电压低于第二电源端Vdd的电压。所述第一电源端Vss通常作为被保护集成电路的接地端。所述第二电源端Vdd通常作为被保护集成电路的工作电源。所述焊垫端Pad作为被保护集成电路的输入输出端。
作为一个实施例，所述第一电源端Vss与焊垫端Pad之间串联两个二极管，分别是第一二极管D1、第二二极管D2；所述第二电源端Vdd与焊垫端Pad之间串联一个二极管，所述二极管是第三二极管D3。其中所述第一电源端Vss与所述第一二极管D1的阳极相连，所述第二电源端Vdd与所述第三二极管D3的阴极相连。根据实际情况，所述第一电源端Vss与焊垫端Pad之间以及所述第二电源端Vdd与焊垫端Pad之间还可以串联更多的二极管。本领域相关技术人员可以根据实际进行选择，再此不做一一列举。
下面将对本发明所述的静电放电保护电路的结构进行说明。请参考图5，图5是图4所示电路的结构示意图。所述静电放电保护电路形成于半导体衬底500内。所述半导体衬底500具有P型导电类型或者N型导电类型。作为一个实施例，所述半导体衬底500具有P型导电类型。所述半导体衬底500包括两个以上的第一掺杂阱501。所述第一掺杂阱501内包括第二掺杂阱502，所述第二掺杂阱502内包括第一重掺杂区503、第二重掺杂区504，所述第一重掺杂区503与第二重掺杂区504相互隔离。
本实施例中，所述半导体衬底500包括两个第一掺杂阱501。所述第一掺杂阱501位于第一电源端Vss和焊垫端Pad之间。所述第一掺杂阱501具有N型导电类型，所述第二掺杂阱502具有P型导电类型，所述第一重掺杂区503具有P型导电类型，所述第二重掺杂区504具有N型导电类型。所述第一掺杂阱501作为第二掺杂阱502之间的隔离阱。其中所述第一电源端Vss与相邻的第二掺杂阱502内的第一重掺杂区503相连，所述焊垫端Pad与相邻的第二掺杂阱502内的第二重掺杂区504相连，一个第二掺杂阱502内的第二重掺杂区504与相邻的第二掺杂阱502内的第一重掺杂区503相连。此即对应于图4，与第一电源端Vss相邻的第一掺杂阱501对应于第一二极管D1，与焊垫端Pad相邻的第一掺杂阱501对应于第二二极管D2，由于所述两个第二掺杂阱502相互隔离，所述第一二极管D1与第二二极管D2相互独立。相邻的二极管连接方式为，一个二极管的阴极与另一个二极管的阳极通过导线连接。
所述半导体衬底500还包括一个以上的第三掺杂阱505。所述第三掺杂阱505包括第三重掺杂区506和第四重掺杂区507，所述第三重掺杂区506与第四重掺杂区507相互隔离。本实施例中，所述半导体衬底500包括一个第三掺杂阱505，所述第三掺杂阱505具有N型导电类型，所述第三重掺杂区506具有P型导电类型且邻近第一掺杂阱501，所述第四重掺杂区507具有N型导电类型。其中所述焊垫端Pad与相邻的第三掺杂阱505内的第三重掺杂区506相连，所述第二电源端Vdd与相邻的第二掺杂阱505内的第四重掺杂区507相连。所述第二掺杂阱505与其内部的第三重掺杂区506共同构成二极管。
需要说明的是，所述第一电源端Vdd与焊垫端Pad之间的二极管结构以及第二电源端Vss与焊垫端Pad之间的二极管结构还可以由位于P型掺杂阱与其内部的N型重掺杂区构成或者P掺杂阱与N型掺杂阱构成。在此不做一一列举，本领域技术人员可以根据需要进行设置。
第三实施例
请参考图6，图6是本发明第三实施例的静电放电保护电路示意图。所述电路包括第一电源端Vss、第二电源端Vdd以及焊垫端Pad。所述第一电源端Vss通常作为被保护集成电路的接地端。所述第二电源端Vdd通常作为被保护集成电路的工作电源。所述焊垫端Pad作为被保护集成电路的输入输出端。
作为一个实施例，所述第一电源端Vss与焊垫端Pad之间串联两个二极管，分别是第一二极管D1、第二二极管D2；所述第二电源端Vdd与焊垫端Pad之间串联两个二极管，所述二极管是第三二极管D3、第四二极管D4。其中所述第一电源端Vss与所述第一二极管D1的阳极相连，所述第二电源端Vdd与所述第四二极管D4的阴极相连。根据实际情况，所述第一电源端Vss与焊垫端Pad之间以及所述第二电源端Vdd与焊垫端Pad之间还可以串联更多的二极管。本领域相关技术人员可以根据实际进行选择，再此不做一一列举。
下面将对本发明所述的静电放电保护电路的结构进行说明。请参考图7，图7是图6所示电路的结构示意图。所述静电放电保护电路形成于半导体衬底700内。所述半导体衬底700具有P型导电类型或者N型导电类型。作为一个实施例，所述半导体衬底700具有P型导电类型。所述半导体衬底700包括两个以上的第一掺杂阱701。所述第一掺杂阱701内包括第二掺杂阱702，所述第二掺杂阱702内包括相互隔离的第一重掺杂区703、第二重掺杂区704。本实施例中，所述半导体衬底700包括两个第一掺杂阱701，所述第一掺杂阱701位于第一电源端Vss和焊垫端Pad之间。所述第一掺杂阱701具有N型导电类型，所述第二掺杂阱702具有P型导电类型，所述第一重掺杂区703具有P型导电类型，所述第二重掺杂区704具有N型导电类型。所述第一掺杂阱701作为第二掺杂阱702之间的隔离阱。其中所述第一电源端Vss与相邻的第二掺杂阱702内的第一重掺杂区703相连，所述焊垫端Pad与相邻的第二掺杂阱702内的第二重掺杂区704相连，一个第二掺杂阱702内的第二重掺杂区704与相邻的的第二掺杂阱702内的第一重掺杂区503相连。此即对应于图6，与第一电源端Vss相邻的第一掺杂阱702对应于第一二极管D1，与焊垫端Pad相邻的第一掺杂阱702对应于第二二极管D2，由于所述两个第二掺杂阱702相互隔离，所述第一二极管D1与第二二极管D2相互独立。相邻的二极管连接方式为，一个二极管的阴极与另一个二极管的阳极通过导线连接。
所述半导体衬底700还包括两个第二掺杂阱705。所述第二掺杂阱705之间相互隔离。所述第二掺杂阱705具有N型导电类型，所述第三重掺杂区706具有P型导电类型，所述第四重掺杂区707具有N型导电类型。其中所述焊垫端Pad与相邻的第二掺杂阱705内的第三重掺杂区706相连，所述第二电源端Vdd与相邻的第二掺杂阱705内的第四重掺杂区707相连。此即对应于图6，与焊垫端Pad相邻的第二掺杂阱705对应于第三二极管D3，与第二电源端Vdd相邻的第二掺杂阱705对应于第四二极管D4，由于所述两个第二掺杂阱705相互隔离，所述第三二极管D3与第四二极管D4相互独立。相邻的二极管连接方式为，一个二极管的阴极与另一个二极管的阳极通过导线连接。
综上，本发明提供的静电放电保护电路采用串联的二极管，减小了对于被保护集成电路输入/输出的电容负载，改善了所述静电放电保护器件在高频的性能。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (4)

1.一种静电放电保护电路，其特征在于，包括：第一电源端、第二电源端和焊垫端，所述第一电源端和焊垫端之间串联至少两个二极管，所述第二电源端和焊垫端之间串联至少一个二极管。
2.如权利要求1所述的静电放电保护电路，其特征在于，所述第一电源端电压高于第二电源端电压，所述第一电源端与相邻的二极管的阴极相连，所述第二电源端与相邻的二极管的阳极相连。
3.如权利要求1所述的静电放电保护电路，其特征在于，所述第一电源端电压低于所述第二电源端电压，所述第一电源端与一个二极管的阳极相连，所述第二电源端与一个二极管的阴极相连。
4.如权利要求1所述的静电放电保护电路，其特征在于，所述第一电源端和焊垫端之间串联的二极管数目为2～4，第二电源端和焊垫端之间串联的二极管数目为1～4。
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