CN101436592B

CN101436592B - 半导体集成电路

Info

Publication number: CN101436592B
Application number: CN 200810175396
Authority: CN
Inventors: 奥岛基嗣
Original assignee: 瑞萨电子株式会社
Priority date: 2007-11-12
Filing date: 2008-11-12
Publication date: 2013-02-06
Also published as: JP2009123751A; US8194369B2; CN101436592A; JP5232444B2; US20120243134A1; US20090122452A1

Abstract

本发明涉及一种半导体集成电路。所述半导体集成电路包括：输出焊盘，从该输出焊盘输出输出信号；与该输出焊盘连接的输出信号线；构造成用作地端子或电源端子的第一焊盘；与第一焊盘连接的第一布线；与输出焊盘连接并构造成用来产生输出信号的输出驱动器；与输出信号线连接并具有释放施加到输出焊盘的浪涌的功能的ESD保护器件；和用作触发器件的第一触发MOS晶体管。输出驱动器包括：连接在输出信号线和第一互连之间的第一保护目标器件；和连接在第一保护目标器件和第一互连之间的第一电阻元件。第一触发MOS晶体管构造成通过第一触发MOS晶体管的栅极来检测第一电阻元件中产生的电压，并响应于该检测到的电压使ESD保护器件工作。

Description

半导体集成电路

技术领域

[0001] 本发明涉及一种半导体集成电路，更具体地，涉及一种提供有ESD (静电放电）保护器件的半导体集成电路，用于防止由于ESD浪涌的施加而导致内部电路的击穿。

背景技术

[0002] 半导体集成电路通常提供有ESD保护器件，用于保护内部电路不受施加到输入/输出焊盘上的ESD浪涌的影响。该ESD保护器件将施加到输入/输出焊盘上的ESD浪涌释放到电源线或地线，由此保护内部电路。

[0003] 晶闸管是典型的ESD保护器件。由于晶闸管具有很高的放电能力并且能够降低寄生电容，所以其用作高速接口的ESD保护器件。在“APNP-Triggered SCR with ImprovedTrigger Techniques for High-Speedl/O ESD Protection in Deep Sub-Micron CMOS LSIs”，Y. Morishita (E0S/ESD Symposium(研讨会）2005)中，公开了包括作为 ESD 保护器件的晶闸管的半导体集成电路。该文献公开了一种ESD保护电路，其使用具有连接到栅偏置电路的栅极的NMOS晶体管，作为晶闸管的触发器件。另外，美国专利7，233，467公开了连接到输入焊盘的输入电路的保护。具体地，美国专利7，233，467公开了电路拓扑，其中电阻元件连接在输入缓冲器的NMOS晶体管的源极和地线之间。在该公开中的半导体集成电路中，当ESD浪涌被施加时，通过晶闸管使电流流到电阻元件，提高了输入缓冲器中NMOS晶体管的源极的电压，从而保护NMOS晶体管不受ESD浪涌的影响。

[0004] 图I是示出使用晶闸管作为ESD保护器件的半导体集成电路100的构造的示例的电路图。该半导体集成电路100具有连接到电源线101的VDD焊盘111、连接到输出信号线102的输出焊盘112和连接到地线103的VSS焊盘113。内部电路115的末级输出驱动器116连接到输出焊盘112。末级输出驱动器116由PMOS晶体管Pl和NMOS晶体管NI形成。内部电路115进一步具有前级预驱动器117用于驱动NMOS晶体管NI的栅极。前级预驱动器117由PMOS晶体管P2和NMOS晶体管N2形成。

[0005] 晶闸管114连接在输出焊盘112和VSS焊盘113之间，以用作ESD保护器件。当ESD浪涌施加到输出焊盘112时，晶闸管114将ESD浪涌释放到地线103，以保护末级输出驱动器116。虽然图I中示出的半导体集成电路没有提供触发器件，但是在许多情况下，触发器件连接到用作ESD保护器件的晶闸管并且通过该触发器件触发晶闸管。

[0006] 利用晶闸管作为ESD保护器件导致的问题是很难适当地触发晶闸管，尤其是在用低压触发晶闸管时。特别地，在ESD浪涌施加到输出焊盘112时，如果末级输出驱动器116的NMOS晶体管NI的栅极处于浮动状态，则该问题是很严重的。当前级预驱动器117的NMOS晶体管N2处于截止状态时，NMOS晶体管NI的栅极被设置为浮动状态，并且电流流过NMOS晶体管NI。当在晶闸管114运行之前，过大的电流流过该NMOS晶体管NI时，会使该NMOS晶体管NI击穿。

[0007] 解决这种问题的方法是：检测流过要被保护的器件（在下文中称为“保护目标器件”）的浪涌电流，并且响应于检测到的浪涌电流操作该晶闸管。通过检测流过保护目标器件的浪涌电流，并且在保护目标器件被击穿之前，根据该浪涌电流触发和操作该晶闸管，能够确实地保护保护目标器件。在“Current detection trigger scheme for SCRbasedESD protection of Output drivers in CMOS technologies avoidingcompetitivetriggering”, Benjamin Van Camp 等，（EOS/ESD Symposium(研讨会），2005)和美国专利申请公开（2005/0286188)中公开了这样的方法。

[0008] 图2是示出被构造为检测流过保护目标器件的电流并触发晶闸管的半导体集成电路的构造的电路图。半导体集成电路200具有晶闸管114、输出驱动器116、电流检测电阻元件118、二极管119和120，ESD箝位121、电源箝位122和二极管123。图2中示出的半导体集成电路200被构造为使得通过电流检测电阻元件118检测流过输出驱动器116的NMOS晶体管NI的电流I·，并响应于检测到的电流I·触发晶闸管114。

[0009] 图2中的半导体集成电路的问题是：由于晶闸管114的N栅Gn电连接到输出焊盘112，所以增加了输出焊盘112的输出电容。晶闸管114的构造有助于增加输出电容。图3是示出晶闸管114的构造的剖面图。在P型衬底131中N阱132和P阱133被形成为彼此邻近。在N阱132中形成用作N栅Gn的N+区134和连接到输出焊盘112的P+区135。这里“N+区”指的是掺杂了高浓度η型杂质的区域。“Ρ+区”指的是掺杂了高浓度P型杂质的区域。在P阱133中形成连接到地线103的N+区136和用作P栅Gp的P+区137。在P型衬底131中形成P阱138，并且在P阱138中形成连接到地线103的P+区139。在图3中，N阱132和P+区135之间的PN结的电容显示为Cl，而N阱132和P阱133之间的PN结的电容显示为C2。

[0010] 如图4Α和4Β中所示，当N栅Gn连接到输出焊盘112 (经由电流检测电阻元件118)时，输出电容Ctotal基本对应于电容C2。由于很难减小N阱132和P阱133之间的结面积，所以很难使电容C2更小，这意味着很难减小输出电容Ctotal。增加输出焊盘112的输出电容对于高速输出输出信号是不利的。

[0011] 日本专利申请公开（JP-P2005-340380A)公开了电路拓扑，其构造成检测流过保护目标器件的电流并触发晶闸管，同时减小了寄生电容（输出电容）。图5是示出在该公开中公开的半导体集成电路300的构造的电路图。半导体集成电路300具有晶闸管114、输出驱动器116、二极管119和120、电阻元件124和用作触发器件的PMOS晶体管125。输出驱动器116从PMOS晶体管Pl和NMOS晶体管NI形成，并且电阻元件124连接在NMOS晶体管NI和地线103之间。PMOS晶体管125的栅极连接到电源线101，其漏极连接到晶闸管114的P栅Gp，并且其源极连接到NMOS晶体管NI和电阻元件124之间的连接结点V0。

[0012] 图5中半导体集成电路300的操作基本如下。当ESD浪涌施加到输出焊盘112时,NMOS晶体管NI的寄生双极晶体管通过快速返回（snap-back)操作导通,从而电流流入NMOS晶体管NI和电阻元件124之间的连接结点V0。由此，连接结点VO的电压快速升高。当连接结点VO的电压升高并且PMOS晶体管125的栅-源电压Vgs (利用源电压作为参考的栅电压）变得低于阈值电压Vth时，PMOS晶体管125就会导通，以向晶闸管114提供触发。

[0013] 利用图5中示出的电路构造，由于晶闸管114的N栅Gn和P栅Gp都与输出焊盘112电隔离，所以能够减小输出焊盘112的输出电容。

[0014] 然而，图5中的半导体集成电路300具有不能同时实现输出信号输出路径的电阻值的减小和晶闸管114的触发的可罪性的问题。为了允许NMOS晶体管NI的寄生双极晶体管通过快速返回操作导通，通常需要大约5V的电压。很难通过快速返回操作使PMOS晶体管125的栅电压低于源电压。另外，在图5中的半导体集成电路300中，为了降低输出该输出信号中的损耗，必须使电阻元件124的阻值很小。然而，当电阻元件124的阻值变小时，连接结点VO的电压的增加就会变得很缓慢。结果，即使在ESD浪涌被施加时，晶闸管也难以操作。

[0015] 将这种问题应用到图4A和4B中的半导体集成电路200。为了降低输出输出信号时的损耗，必须使电流检测电阻118的阻值很小。然而，当电流检测电阻元件118的阻值很小时，晶闸管114的阳极和N栅Gn之间的电压差就会变得更小，从而晶闸管114难以运行。

发明内容

[0016] 因此，本发明的目的是提供一种半导体集成电路，其中可以确保晶闸管的操作，同时能减小输出信号的输出损耗。

[0017] 将这种问题应用到图4A和4B中的半导体集成电路200。为了减小输出该输出信号时的损耗，必须使电流检测电阻118的阻值很小。然而，当电流检测电阻元件118的阻值很小时，晶闸管114的阳极和N栅Gn之间的电压差就会变得更小，从而晶闸管114难以运行。

[0018] 在本发明的一方面中，半导体集成电路包括：输出焊盘，从该输出焊盘输出输出信号；与输出焊盘连接的输出信号线；构造成用作地端子或电源端子的第一焊盘；与第一焊盘连接的第一布线；与输出焊盘连接并构造为产生输出信号的输出驱动器；与输出信号线连接并具有释放施加到输出焊盘上的浪涌的功能的ESD保护器件；和用作触发器件的第一触发器MOS晶体管。输出驱动器包括：连接在输出信号线和第一互连之间的第一保护目标器件；和连接在第一保护目标器件和第一互连之间的第一电阻元件。第一触发MOS晶体管构造成通过第一触发MOS晶体管的栅极来检测在第一电阻元件中产生的电压，并允许ESD保护器件响应于该检测到的电压运行。

[0019] 根据本发明，能够提供一种半导体集成电路，其能够同时实现减小输出信号输出路径上的阻值和可靠地触发ESD保护器件，所述半导体集成电路同时还具有低输出电容。

附图说明

[0020] 结合附图，由下面特定实施例的描述，本发明的上述和其它目的、优点和特征将变得更明显，其中：

[0021] 图I是示出包括用作ESD保护器件的晶闸管的传统半导体集成电路的构造的电路图；

[0022] 图2是示出包括作为ESD保护器件的晶闸管的另一传统半导体集成电路的构造的电路图；

[0023] 图3是示出图2中示出的晶闸管的构造的剖面图；

[0024] 图4A和4B是图2中的半导体集成电路的等效电路图；

[0025] 图5是示出包括作为ESD保护器件的晶闸管的另一传统半导体集成电路的构造的电路图；[0026] 图6A是示出本发明第一实施例的半导体集成电路的构造的电路图；

[0027] 图6B是示出第一实施例中半导体集成电路中的晶闸管的构造的剖面图；

[0028] 图7是示出第一实施例中半导体集成电路的操作的曲线图；

[0029] 图8A和8B是示出第一实施例中半导体集成电路中的晶闸管和NMOS晶体管N3的等效电路的电路图；

[0030] 图9是示出根据本发明第二实施例的半导体集成电路的构造的电路图；

[0031] 图10是示出根据本发明第三实施例的半导体集成电路的构造的电路图；

[0032] 图11是示出根据本发明第四实施例的半导体集成电路的构造的电路图；

[0033] 图12是示出根据本发明第五实施例的半导体集成电路的构造的电路图；·[0034] 图13A和13B是示出根据本发明第六实施例的半导体集成电路的构造的电路图；

[0035] 图14是示出根据本发明第七实施例的半导体集成电路的构造的电路图；

[0036] 图15是示出根据本发明第八实施例的半导体集成电路的构造的电路图；和

[0037] 图16是示出本发明第一实施例的半导体集成电路的修改后的示例的电路图。

具体实施方式

[0038] 在下文中，将参考附图，描述根据本发明的半导体集成电路10。

[0039][第一实施例]

[0040] 图6A是示出根据本发明第一实施例的半导体集成电路10的构造的电路图。半导体集成电路10具有连接到电源线21的VDD焊盘11、连接到输出信号线22的输出焊盘12、连接到地线23的VSS焊盘13和晶闸管14。VDD焊盘11用作电源端子，电源电压被提供到该电源端子，并且VSS焊盘13用作接地的地端子。输出焊盘12用来向外部单元输出输出信号。晶闸管14具有当ESD浪涌被施加到输出焊盘12时将ESD浪涌释放到地线23的功倉泛。

[0041] 内部电路的末级输出驱动器16连接到输出信号线22。末级输出驱动器16具有连接在电源线21与输出信号线22之间的PMOS晶体管Pl和连接在地线23与输出信号线22之间的NMOS晶体管NI。PMOS晶体管Pl在其源极连接到电源线21，并且在其漏极连接到输出信号线22。NMOS晶体管NI在其漏极连接到输出信号线22，且在其源极连接到结点A。在通常的操作中，由末级输出驱动器16产生的输出信号，经由输出信号线22提供给输出焊盘12，并从输出焊盘12输出到外部单元。如下所述，在本实施例中，末级输出驱动器16的NMOS晶体管NI是保护目标器件。

[0042] 图6B是示出晶闸管14的构造的剖面图。如图6B中所示，晶闸管14具有与图3中示出的晶闸管14相同的构造。在P型衬底31中N阱32和P阱33被形成为彼此邻近。在N阱32中形成N+区34和P+区35，并且N+区34用作N栅Gn，而P+区35用作阳极。P+区35 (也就是阳极)连接到输出焊盘12。此外，在P阱33中形成N+区36和P+区37，N+区36用作阴极，而P+区37用作P栅Gp。N+区36 (也就是，阴极）连接到地线23。P阱38连接到P型衬底31，并且在P阱38中形成连接到地线23的P+区39。在P型衬底31中P阱33和38之间的部分用作衬底电阻Rsub，用来偏置P栅Gp。在图6B中，在N阱32和P+区35之间形成的结电容显示为Cl，在N阱32和P阱33之间形成的结电容显示为C2。

[0043] 在本实施例中的半导体集成电路10中，电阻元件Rn连接到结点A和地线23，其中结点A连接到NMOS晶体管NI的源极，并且NMOS晶体管N3连接到晶闸管14。如下所述，电阻元件Rn用来检测流过作为保护目标器件的NMOS晶体管NI的电流。NMOS晶体管N3用作触发器件，用来产生触发以操作晶闸管14。NMOS晶体管N3在其漏极连接到晶闸管14的N栅Gn，在其源极连接到地线23，并且在其栅极连接到结点A。NMOS晶体管N3检测电阻元件Rn中产生的电压，并响应于在电阻元件Rn中产生的电压来操作。

[0044] 将描述本实施例中半导体集成电路10的操作，尤其是NMOS晶体管N3和晶闸管14的操作。当对VSS焊盘13正极性的ESD浪涌施加到输出焊盘12时，电流可以流过NMOS晶体管NI。在这种情况下，电流还流过电阻元件Rn，以增加结点A处的电压。由此，NMOS晶体管N3的栅-源电压增加了，从而NMOS晶体管N3导通。然后，NMOS晶体管N3产生触发来激活晶闸管14。在该示例中,NMOS晶体管N3拉动来自N栅Gn的电流以激活晶闸管14。一旦晶闸管14被激活，输出焊盘12的电压就会保持低，直到浪涌电流停止流动。由此，没有电流流过NMOS晶体管NI，来防止NMOS晶体管NI的击穿。

[0045] 即使在没有电流流入NMOS晶体管NI时，NMOS晶体管N3用作处于截止状态的其栅极接地的晶体管。因此，寄生双极晶体管响应于NMOS晶体管N3的快速返回操作而导通，从而激活晶闸管14。

[0046] 由于本实施例中的半导体集成电路10构造成通过NMOS晶体管N3的栅极检测电阻元件Rn中产生的电压，所以即使电阻元件Rn很小，借助于流过NMOS晶体管NI的电流也能够可靠地激活晶闸管14。例如，假设电阻元件Rn是由金属布线电阻形成的I Ω的电阻，并且不会导致NMOS晶体管NI击穿的300mA的电流流过该NMOS晶体管NI。而且，在这种情况下，由于结点A的电压增加到O. 3V，如果NMOS晶体管N3的阈值电压是O. 3V，就能够产生触发来激活晶闸管14。

[0047] 图7是示出本实施例中半导体集成电路10的操作的曲线图。水平轴表示施加到输出焊盘12上的电压，而竖直轴表示流入输出焊盘12的电流。在图7示出的操作中，当施加5V的电压并且大约500mA的电流流过NMOS晶体管NI时，晶闸管14工作，并且有效地保护NMOS晶体管NI。

[0048] 另外，在本实施例的半导体集成电路10中，由于NMOS晶体管N3连接在晶闸管14的N栅Gn和地线23之间，并且N栅Gn与输出焊盘12电隔离，所以能够降低输出电容。图8A和8B是不出晶闸管14和NMOS晶体管N3的等效电路的图。在本实施例中，由于NMOS晶体管N3连接在晶闸管14的N栅Gn和地线23之间，所以输出焊盘12的输出电容Ctotal对应于合成电容。所述合成电容是通过将形成在N阱32和P阱33之间的电容C2以及NMOS晶体管N3的电容Ctl的并联连接的电容串联连接到在N阱32和P+区35之间的PN结中形成的电容Cl获得的。也就是，

[0049] Ctotal = Cl//(C2+Ctl),

[0050] 这里“//”是表示串联连接的电容的合成电容的符号。当使电容Cl非常小时，输出焊盘12的输出电容Ctrtal近似地对应于电容Cl。也就是，

[0051] Ctotal 〜Cl。

[0052] 应该注意，通过减小N阱32和P+区35之间的PN结的面积，能够容易地使Cl变小。换句话说，在本实施例的半导体集成电路10中，能够实现输出焊盘12的输出电容CtrtaI的降低。因此，损害了通过使用晶闸管14降低输出焊盘12的输出电容Ctotal的特征。[0053] 如上所述，本实施例中的半导体集成电路10可以实现输出信号输出路径的电阻值的减小，并在具有低输出电容的同时增加了触发ESD保护目标器件的可靠性。

[0054][第二实施例]

[0055] 图9是示出根据本发明的第二实施例的半导体集成电路的构造的电路图。第二实施例的半导体集成电路IOA具有用来保护末级输出驱动器16的PMOS晶体管Pl避免静电击穿的构造。详细地，电阻元件Rp连接在电源线21和结点B之间，并且PMOS晶体管Pl连接在结点B和输出信号线22之间。电阻元件Rp用来检测流过作为保护目标器件的PMOS晶体管Pl的电流。用作触发器件的PMOS晶体管P3连接到晶闸管14的P栅Gp。PMOS晶体管P3在其漏极连接到晶闸管14的P栅Gp，在其源极连接到结点B，并且在其漏极连接到电源线21。电源箝位17连接在电源线21和地线23之间。

[0056] 下面将描述本实施例中的半导体集成电路IOA的操作，具体地是PMOS晶体管P3和晶闸管14的操作。

[0057] 当相对VSS焊盘13正极性的ESD浪涌被施加到输出焊盘12并且浪涌电流流过PMOS晶体管Pl和电源箝位17时，由于电阻元件Rp的电压下降使得电源线21的电压变得低于结点B的电压。然后，PMOS晶体管P3的栅电压变得低于PMOS晶体管P3的源电压，以便使PMOS晶体管P3导通。因此，PMOS晶体管P3产生用来激活晶闸管14的触发。在本实施例中，PMOS晶体管P3提供电流并激活晶闸管14。一旦晶闸管14被激活，输出焊盘12的电压就会保持低，直到浪涌电流停止流动。通过这种方式，没有电流流过PMOS晶体管Pl，防止了 PMOS晶体管Pl被击穿。

[0058] 由于第二实施例中的半导体集成电路IOA被构造为通过PMOS晶体管P3的栅极检测施加到电阻元件Rp的电压，即使电阻元件Rp很小，依靠流过PMOS晶体管Pl的电流也能够可靠地激活晶闸管14。另外，由于晶闸管14的N栅Gn和P栅Gp与输出焊盘12电隔离，所以可以降低输出焊盘12的输出电容。

[0059][第三实施例]

[0060] 图10是示出根据本发明的第三实施例的半导体集成电路IOB的构造的电路图。第三实施例中的半导体集成电路IOB具有第一和第二实施例中的半导体集成电路10和IOA的结合的构造，用来保护NMOS晶体管NI和PMOS晶体管Pl避免静电击穿。详细地，电阻元件Rn连接在地线23和结点A之间，并且NMOS晶体管NI连接在结点A和输出信号线22之间。用作触发器件的NMOS晶体管N3在其栅极连接到结点A。NMOS晶体管N3在其漏极连接到晶闸管14的N栅Gn，在其源极连接到地线23。此外，电阻元件Rp连接在电源线21和结点B之间，PMOS晶体管Pl连接在结点B和输出信号线22之间。用做触发器件的PMOS晶体管P3的源极连接到结点B。PMOS晶体管P3在其漏极连接到晶闸管14的P栅Gp，在其栅极连接到电源线21。电源箝位17连接在电源线21和地线23之间。为了减小布局面积，优选在同一 N阱中形成PMOS晶体管P1、P3。在这种情况下，NMOS晶体管NI和N3形成在P阱中，因为相同的原因，优选在同一 P阱中形成NMOS晶体管NI和N3。

[0061] 浪涌电流流过NMOS晶体管NI时的操作与第一实施例中半导体集成电路10中的操作相同。浪涌电流流过PMOS晶体管NI时的操作与第一实施例中半导体集成电路IOA中的操作相同。利用第三实施例中的构造，在电流流过NMOS晶体管NI或PMOS晶体管Pl，并且NMOS晶体管NI和PMOS晶体管Pl都被击穿之前，能够激活晶闸管14。此外，通过触发晶闸管14的P栅Gp和N栅Gn，晶闸管14可以以更高的速度被激活。

[0062][第四实施例]

[0063] 图11是示出根据本发明的第四实施例的半导体集成电路IOC的构造的电路图。在第四实施例中，限流电阻Rl串联到用作触发器件的NMOS晶体管N3。在晶闸管14开始工作之后，限流电阻Rl防止过大的电流流过NMOS晶体管N3从而NMOS晶体管N3被击穿。虽然在图11中示出的电路中在NMOS晶体管N3的漏极和晶闸管14的N栅Gn之间引入限流电阻，但是限流电阻Rl也可以连接在NMOS晶体管N3的源极和地线23之间。

[0064] 同样，在图9和10中示出的半导体集成电路IOA和IOB中，限流电阻可以串联到PMOS晶体管P3。限流电阻可以连接在PMOS晶体管P3的漏极与晶闸管14的P栅Gp之间，并且连接在PMOS晶体管P3的源极与结点B之间。

[0065][第五实施例] [0066] 图12是示出根据本发明的第五实施例的半导体集成电路IOD的构造的电路图。第五实施例中的半导体集成电路10D，从NMOS晶体管N3向晶闸管14的N栅Gn提供触发，并且从NMOS晶体管N4向P栅Gn提供触发。详细地，NMOS晶体管N4在其源极连接到晶闸管14的P栅Gp，在其漏极连接到电源线21，并且在其栅极连接到结点A。

[0067] NMOS晶体管N3和N4都检测结点A (也就是，电阻元件Rn和NMOS晶体管NI的源极之间的连接结点）的电压并产生触发。通过将触发提供给晶闸管14的N栅Gn和P栅Gp，能够高速触发晶闸管14。提供到P栅Gp的触发电流，从输出焊盘12，经由输出驱动器16的PMOS晶体管Pl的漏极和N阱形成的寄生二极管，流过NMOS晶体管N4，到达P栅Gp。

[0068][第六实施例]

[0069] 图13A和13B是示出本发明的第六实施例的半导体集成电路IOE的构造的电路图。本实施例中的半导体集成电路的构造有助于有效地限制晶闸管12的闩锁效应，同时增加了晶闸管14的放电能力。晶闸管14的放电能力依赖于晶闸管14的NPN双极晶体管的基极电阻。也就是说，当晶闸管14具有图6B中示出的构造时，P型衬底31的P阱33和38之间的衬底电阻Rsub对应于NPN双极晶体管的基极电阻。当衬底电阻Rsub很大时，提高了晶闸管14的NPN双极晶体管的性能，以增加晶闸管14的放电能力，这有利于静电保护。然而，当衬底电阻Rsub增加时，在正常工作中就会产生闩锁效应。

[0070] 在第六实施例中的半导体集成电路IOE中，通过提供反相器18和NMOS晶体管N5，提高了晶闸管14的放电能力，并且防止了晶闸管14的闩锁效应。响应于结点A处的电压，反相器18控制NMOS晶体管N5的导通/截止。详细地，反相器18的输入端子连接到结点A，反向器18的输出端子连接到NMOS晶体管N5的栅极。反向器18的电源端子连接到电源线21，并且地端子连接到地线23。NMOS晶体管N5是开关元件，其响应于反相器18的输出信号，将晶闸管14的P栅Gp电连接到地线23/从地线23分离。NMOS晶体管N5在其漏极连接到晶闸管14的P栅Gp，在其源极连接到地线23。反相器18的阈值电压（也就是，反向器18的输出信号在高和低之间切换的电压）设置为与NMOS晶体管N3的阈值电压大约相同。NMOS晶体管N5的导通电阻设置为小于衬底电阻Rsub。

[0071] 图13A示出了 ESD浪涌施加到输出焊盘12时半导体集成电路IOE的操作，图13B示出了正常操作中半导体集成电路IOE的操作。参考图13A，当ESD浪涌施加到输出焊盘12时，从而电流流过电阻元件Rn (和NMOS晶体管NI)，结点A的电压升高。此时，反相器18的输出信号下拉到“低”电平，并且NMOS晶体管N5截止。在这种情况下，衬底电阻Rsub用作晶闸管14的NPN晶体管的基极电阻。如上所述，当衬底电阻Rsub增加时，提高了晶闸管14的放电能力。

[0072] 利用本实施例中半导体集成电路IOE的构造，即使衬底电阻Rsub增加时，在正常操作中也很难产生闩锁效应。参考图13B，在正常操作中，反相器18的输出信号被上拉到“高”电平，并且NMOS晶体管N5导通。由于NMOS晶体管N5的导通电阻小于衬底电阻Rsub，所以在NMOS晶体管N5导通时，晶闸管14的NPN晶体管的基极电阻变小。由于该原因，防止了在正常操作中发生闩锁效应。

[0073][第七实施例]

[0074] 图14是示出根据本发明的第七实施例的半导体集成电路IOF的构造的电路图。本实施例中半导体集成电路IOF的一个特征是MOS晶体管的寄生双极晶体管用作ESD保护器件。在本实施例中的半导体集成电路IOF中，末级输出驱动器16的NMOS晶体管NI的寄生NPN晶体管PTrl用作ESD保护器件。下面将详细地描述第七实施例中的半导体集成电路 IOF。

[0075] 本实施例中的半导体集成电路IOF具有保护末级输出驱动器16的PMOS晶体管Pl避免ESD浪涌的影响的构造。为了检测流过PMOS晶体管Pl的电流，电阻元件Rp连接在PMOS晶体管Pl的源极和电源线21之间。PMOS晶体管P3用作触发器件。为了减小布局面积，优选在同一 N阱上形成PMOS晶体管Pl和P3。PMOS晶体管P3在其源极连接到结点B，在其栅极连接到电源线21，并且在其漏极连接到NMOS晶体管NI的背栅（也就是，形成在P阱中的P+区，其中在P阱的上面形成了 NMOS晶体管NI)。应该注意，NMOS晶体管NI的背栅用作寄生NPN晶体管的基极。与NMOS晶体管NI的背栅无关地形成用于将P型衬底接地的P阱和P+区，其中在P型衬底上形成NMOS晶体管NI。在半导体集成电路IOF中实现了图14中的衬底电阻Rsub，作为P型衬底31的电阻。

[0076] 下面将描述第七实施例中的半导体集成电路IOF的操作。当相对VSS焊盘13正极性的ESD浪涌被施加到输出焊盘12，从而浪涌电流流过PMOS晶体管Pl和电源箝位17时，由于电阻元件Rp的电压下降导致电源线21的电压变得低于结点B的电压。然后，PMOS晶体管P3的栅极电压变得低于PMOS晶体管P3的源极电压，由此导通PMOS晶体管P3。而且，PMOS晶体管P3产生触发用来激活寄生NPN晶体管PTrl。在本实施例中，PMOS晶体管P3向寄生NPN晶体管PTrl的基极Gp提供电流，并且激活寄生NPN晶体管PTrl。一旦寄生NPN晶体管PTrl被激活，由于直到浪涌电流停止流动，输出焊盘12的电压都保持很低，所以没有电流流过PMOS晶体管P1，防止了 PMOS晶体管Pl的击穿。

[0077] 由上面提到的描述，本领域的技术人员将很容易理解，双极元件（包括MOS晶体管的寄生双极晶体管）能够代替晶闸管用作ESD保护器件。例如，能够使用普通的NPN双极晶体管，代替NMOS晶体管NI的寄生NPN晶体管PTrl。

[0078][第八实施例]

[0079] 图15是示出根据本发明的第八实施例的半导体集成电路IOG的构造的电路图。在第八实施例中，将如第六实施例的能够实现高放电能力和限制闩锁效应的构造应用到第七实施例中的半导体集成电路10F。

[0080] 更具体地，在第八实施例中，加入了反相器18和NMOS晶体管N5。反相器18的输入端子连接到结点A，并且反相器18的输出端子连接到NMOS晶体管N5的栅极。反相器18的电源端子连接到电源线21，并且反相器18的接地端子连接到地线23。NMOS晶体管N5在其漏极连接到NMOS晶体管NI的背栅（也就是，寄生NPN晶体管PTrl的基极），并且在其源极连接到地线23。反相器18的阈值电压（也就是，反相器的输出信号在高和低之间切换的电压）设置为与PMOS晶体管P3的阈值电压大约相同。NMOS晶体管N5的导通电阻设置为小于衬底电阻Rsub。

[0081] 当ESD浪涌施加到输出焊盘12使得电流流过电阻元件Rn (和NMOS晶体管NI)时，结点A处的电压升高。响应于结点A电压的升高，反相器18的输出信号被下拉到“低”电平，NMOS晶体管N5截止。在这种情况下，衬底电阻Rsub用作寄生NPN晶体管的基极电阻。本领域的技术人员应该理解，当衬底电阻Rsub升高时，提高了寄生NPN晶体管的放电能力。另一方面，在正常操作中，反相器18的输出信号被上拉到“高”电平，NMOS晶体管N5导通。由于当NMOS晶体管N5导通时NMOS晶体管N5的导通电阻小于衬底电阻Rsub，所以寄生NPN晶体管的基极电阻变小。为此，防止了在正常操作中出现闩锁效应。

[0082] 应该注意，本发明并不限于上面提到的实施例，并且可以进行各种修改。此外，尤·其当存在多个保护目标器件时，不必为每个保护目标器件提供电阻元件Rn或Rp。例如，当保护目标器件是图16中示出的NMOS晶体管Nla和Nlb时，电阻元件Rn可以仅连接到NMOS晶体管Nla，并且没有用来检测电流的电阻连接到NMOS晶体管Nib。即使利用这种构造，也能够有效地保护NMOS晶体管Nla和Nlb避免ESD浪涌的影响。

[0083] 在本实施例中，虽然输出焊盘12用作输出信号的输出，但焊盘12也能够用作信号的输入。在这种情况下，焊盘12连接到与末级输出驱动器15分离地提供的输入缓冲器，并用作I/O焊盘。

[0084] 注意，在上面提到的实施例中，能够组合多个操作，只要操作不冲突。

[0085] 虽然在上文中结合若干实施例描述了本发明，但是对于本领域的技术人员来说很显然，那些实施例仅是为了说明本发明而提供的，并且不应该在其基础上限制性地的解释本发明的权利要求。

Claims

1. 一种半导体集成电路，包括：输出焊盘，从该输出焊盘输出输出信号；输出信号线，其与所述输出焊盘相连接；第一焊盘，其被构造成用作地端子；第一互连，其与所述第一焊盘相连接；输出驱动器，其与所述输出焊盘相连接并构造成用来产生所述输出信号； ESD保护器件，其与所述输出信号线相连接并具有释放施加到所述输出焊盘的浪涌的功能；第一触发MOS晶体管，其用作触发器件； VDD焊盘，其构造成用作电源端子；电源线，其与所述VDD焊盘相连接；和第二触发MOS晶体管，其为NMOS晶体管，其中，所述的输出驱动器包括：第一保护目标器件，其连接在所述输出信号线和所述第一互连之间；以及第一电阻元件，其连接在所述第一保护目标器件和所述第一互连之间，其中，所述第一电阻元件在所述第一触发MOS晶体管的栅极和源极之间，其中，通过所述浪涌流经所述第一电阻元件来产生电压，其中，所述第一触发MOS晶体管被构造成检测作为在所述栅极和所述源极之间的电压差的、在所述第一电阻元件中产生的所述电压，并响应于所述电压使所述ESD保护器件工作，其中，所述第二触发MOS晶体管连接在所述晶闸管的P栅极和所述电源线之间，并且其中，所述ESD保护器件是晶闸管。

2.根据权利要求I所述的半导体集成电路,其中，所述第一保护目标器件包括具有与所述输出信号线连接的漏极和与所述第一电阻元件连接的源极的保护目标NMOS晶体管，并且所述第一触发MOS晶体管具有与所述晶闸管的N栅极相连接的漏极、与所述第一电阻元件和所述保护目标NMOS晶体管的源极之间的连接结点相连接的栅极、以及与所述第一互连相连接的源极。

3.根据权利要求I所述的半导体集成电路，进一步包括： VDD焊盘，其被构造成用作电源端子；电源线，其与所述VDD焊盘连接；和第二触发MOS晶体管，其为PMOS晶体管，其中，所述输出驱动器包括：第二保护目标器件，其连接在所述输出信号线和所述电源线之间；和第二电阻元件，其连接在所述第二保护目标器件和所述电源线之间，并且所述第二触发MOS晶体管通过栅极来检测在所述第二电阻元件中产生的电压，并响应于该检测到的电压使所述的ESD保护器件工作。

4.根据权利要求2所述的半导体集成电路，进一步包括： VDD焊盘，其构造成用作电源端子；电源线，其与所述VDD焊盘连接；和第二触发MOS晶体管，其为PMOS晶体管，其中，所述输出驱动器包括：保护目标PMOS晶体管，其连接在所述输出信号线和所述电源线之间；和第二电阻元件，其以串联方式与在所述输出信号线和所述电源线之间的所述保护目标PMOS晶体管相连接，其中，所述保护目标PMOS晶体管具有与所述输出信号线相连接的漏极和与所述第二电阻元件相连接的源极，所述第二触发MOS晶体管具有与所述晶闸管的P栅极相连接的漏极、与所述第二电阻元件和所述保护目标PMOS晶体管的源极之间的连接结点相连接的源极、以及与所述电源线相连接的栅极。

5.根据权利要求I所述的半导体集成电路,其中，所述第二触发MOS晶体管具有与所述电源线相连接的漏极、与所述第一保护目标器件和所述第一电阻元件之间的连接结点相连接的栅极、以及与所述晶闸管的P栅相连接的源极。

6. —种半导体集成电路，包括：输出焊盘，从该输出焊盘输出输出信号；输出信号线，其与所述输出焊盘相连接；第一焊盘，其被构造成用作地端子；第一互连，其与所述第一焊盘相连接；输出驱动器，其与所述输出焊盘相连接并构造成用来产生所述输出信号； ESD保护器件，其与所述输出信号线相连接并具有释放施加到所述输出焊盘的浪涌的功能；开关器件；和第一触发MOS晶体管，其用作触发器件，其中，所述的输出驱动器包括：第一保护目标器件，其连接在所述输出信号线和所述第一互连之间；以及第一电阻元件，其连接在所述第一保护目标器件和所述第一互连之间，其中，所述第一电阻元件在所述第一触发MOS晶体管的栅极和源极之间，其中，通过所述浪涌流经所述第一电阻元件来产生电压，其中，所述第一触发MOS晶体管被构造成检测作为在所述栅极和所述源极之间的电压差的、在所述第一电阻元件中产生的所述电压，并响应于所述电压使所述ESD保护器件工作，其中，所述ESD保护器件是晶闸管，并且其中，所述的第一焊盘是构造成用作地端子的VSS焊盘，所述第一互连是地互连，所述开关器件连接在所述晶闸管的P栅极和所述地互连之间，并且响应于在所述第一电阻元件中产生的电压而导通或关断。

7. —种半导体集成电路，包括：输出焊盘，从该输出焊盘输出输出信号；输出信号线，其与所述输出焊盘相连接；第一焊盘，其被构造成用作地端子；第一互连，其与所述第一焊盘相连接；输出驱动器，其与所述输出焊盘相连接并构造成用来产生所述输出信号； ESD保护器件，其与所述输出信号线相连接并具有释放施加到所述输出焊盘的浪涌的功能；开关器件；和第一触发MOS晶体管，其用作触发器件，其中，所述的输出驱动器包括：第一保护目标器件，其连接在所述输出信号线和所述第一互连之间；以及第一电阻元件，其连接在所述第一保护目标器件和所述第一互连之间，其中，所述第一电阻元件在所述第一触发MOS晶体管的栅极和源极之间，其中，通过所述浪涌流经所述第一电阻元件来产生电压，其中，所述第一触发MOS晶体管被构造成检测作为在所述栅极和所述源极之间的电压差的、在所述第一电阻元件中产生的所述电压，并响应于所述电压使所述ESD保护器件工作，其中，所述ESD保护器件是双极性晶体管，其中，所述双极性晶体管是寄生于所述第一触发MOS晶体管的寄生双极性晶体管，其中，所述第一触发MOS晶体管被包括在所述输出驱动器中，并且其中，所述第一焊盘是构造成用作地端子的VSS焊盘，所述第一互连是地互连，所述开关器件连接在所述地互连和所述双极性晶体管的基极之间，并且响应于在所述第一电阻元件中产生的电压导通或关断。