JP3908669B2 - 静電気放電保護回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に静電気放電（Electro Static Discharge; ESD ）から回路を保護するために内蔵される静電気放電保護回路装置に関するもので、例えば低電源電圧タイプのCMOS LSIにおいてESD 保護用の電圧クランプ素子としてシリコン制御整流素子（Silicon controlled rectifier; SCR ）を用いるESD 保護回路に適用されるものである。
【０００２】
【従来の技術】
例えばCMOS LSIの入力回路や出力回路をESD 破壊から保護するために接続されているESD 保護回路は、保護素子として、ダイオードあるいはトランジスタあるいはSCR を用いたものがある。
【０００３】
SCR を用いたESD 保護回路は、一般にSCR の動作電圧が高いので、動作電源が低電圧化されている微細化されたCMOS LSIに適用した場合に、ゲート耐圧が低いMOS トランジスタを保護するために低電圧トリガを可能にする必要がある。
【０００４】
このような背景から、低電源電圧タイプのCMOS LSIにSCR を用いたESD 保護回路を適用した例が非特許文献１に開示されている。
【０００５】
図９は、上記非特許文献１に開示されているCMOS LSIの入力回路に接続されたESD 保護回路の主要部を示す等価回路図である。ここでは、ESD 保護回路のSCR としてLVTSCR（Low-Voltage Triggered lateral SCR 、低電圧トリガ可能な横型SCR ）を用いた例（従来例１）を示している。
【０００６】
図９において、内部回路(Internal circuits) に接続されている入力パッドPAD と電源電位VDD が印加されるVDD ノードとの間に第１のESD 保護回路121 が接続されており、入力パッドPAD と接地電位VSS(GND)との間に第２のESD 保護回路122 が接続されている。
【０００７】
上記第１のESD 保護回路121 は、VDD ノードと入力パッドPAD との間に第１のSCR であるLVTSCR1 のアノード・カソード間が接続されている。このLVTSCR1 は、PNP トランジスタQ1のベース・コレクタ間に並列にNPN トランジスタQ2のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ1のエミッタがアノードとなり、上記NPN トランジスタQ2のエミッタがカソードとなっている。
【０００８】
そして、VDD ノードとNPN トランジスタQ2のベースとの間に、ゲート酸化膜が薄く形成されたPMOSトランジスタMp1 のソースS ・ドレインD 間が接続され、そのゲートG はVDD ノードに接続されている。
【０００９】
また、PNP トランジスタQ1のベースおよびNPN トランジスタQ2のコレクタ（N-Well）とVDD ノードとの間にはウエル抵抗Rw1 が存在し、NPN トランジスタQ2のエミッタと入力パッドPAD との間にはウエル抵抗Rw2 が存在し、PNP トランジスタQ1のコレクタおよびNPN トランジスタQ2のベース（p-sub ）とGND との間には基板抵抗Rsub1 が存在する。
【００１０】
第２のESD 保護回路122 は、入力パッドPAD とGND との間に第２のSCR であるLVTSCR2 のアノード・カソード間が接続されている。このLVTSCR2 は、PNP トランジスタQ3のベース・コレクタ間に並列にNPN トランジスタQ4のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ3のエミッタがアノードとなり、上記NPN トランジスタQ4のエミッタがカソードとなっている。
【００１１】
そして、PNP トランジスタQ3のベースとNPN トランジスタQ4のエミッタとの間に、ゲート酸化膜が薄く形成されたNMOSトランジスタMn1 のドレインD ・ソースS 間が接続され、そのゲートG はGND に接続されている。
【００１２】
また、PNP トランジスタQ3のベースおよびNPN トランジスタQ4のコレクタ（N-Well）とVDD ノードとの間にはウエル抵抗Rw3 が存在し、NPN トランジスタQ4のベース（NMOSトランジスタTNの基板領域）とGND との間には基板抵抗Rsub2 が存在する。
【００１３】
図９中に示した第２のESD 保護回路122 は、入力パッドPAD に正極性のサージ電圧が入力した時に、LVTSCR2 にスナップバック耐圧以上の電圧が印加されると、スナップバック電流をベース電流としてLVTSCR2 がオンになってサージ電流をGND に放電することにより、入力回路の入力ゲートを保護するように動作する。
【００１４】
しかし、LVTSCR2 に印加されたスナップバック耐圧以上の電圧がNMOSトランジスタMn1 のゲート耐圧よりも高い場合には、サージ電圧入力により内部回路にダメージを与えるという問題があった。
【００１５】
図１０は、前記非特許文献１に開示されている別のESD 保護回路の主要部を示す回路図である。ここでは、ESD 保護回路のSCR として、ゲート結合テクニックを用いた一層低電圧トリガ可能な横型SCR を用いた例（従来例２）を示している。
【００１６】
図１０において、第１のESD 保護回路151 は、図９中に示した第１のESD 保護回路121 と比べて、次の点（１）〜（４）が異なり、その他は同じである。
【００１７】
（１）図９中のLVTSCR1 に代えて１個のPTLSCR（PMOS-Triggered lateral SCR、PMOSトランジスタによるトリガ可能な横型SCR ）が用いられている。
（２）VDD ノードとPTLSCRのゲートノード（NPN トランジスタQ2）のベースとの間に並列にPMOSトランジスタMp1 のソース・ドレイン間が接続されている。
（３）VDD ノードとPMOSトランジスタMp1 のゲートとの間に抵抗素子Rpが接続されている。
（４）PMOSトランジスタMp1 のゲートと入力パッドPAD との間に容量素子Cpが接続されている。
また、第２のESD 保護回路152 は、図９中に示した第２のESD 保護回路122 と比べて、次の点（１）〜（４）が異なり、その他は同じである。
【００１８】
（１）図９中のLVTSCR2 に代えて１個のNTLSCR（NMOS-Triggered lateral SCR、NMOSトランジスタによるトリガ可能な横型SCR ）が用いられている。
（２）NTLSCRのゲートノード（PNP トランジスタQ3のベース）とカソード（NPN トランジスタQ4のエミッタ）の間に並列にNMOSトランジスタMn1 のドレイン・ソース間が接続されている。
（３）入力パッドPAD とNMOSトランジスタMn1 のゲートとの間に容量素子Cnが接続されている。
（４）NMOSトランジスタMn1 のゲートとGND との間に抵抗素子Rnが接続されている。
上記構成において、PTLSCRを用いた第１のESD 保護回路151 は、入力パッドPAD に負極性のサージ電圧が入力した時に、PMOSトランジスタMp1 が過渡的にオンになってPTLSCRにトリガをかける。これにより、サージ電流をVDD ノードに吸収し、入力回路の入力ゲートを保護する。この場合、PMOSトランジスタMp1 は、抵抗素子Rpと容量素子Cpによる所定時間の遅延後にオフ状態に戻る。
【００１９】
また、NTLSCRを用いた第２のESD 保護回路152 は、入力パッドPAD に正極性のサージ電圧が入力した時に、NMOSトランジスタMn1 が過渡的にオンになってNTLSCRにトリガをかける。これにより、サージ電流をGND に吸収し、入力回路の入力ゲートを保護する。この場合、NMOSトランジスタMn1 は、容量素子Cnと抵抗素子Rnによる所定時間の遅延後にオフ状態に戻る。
【００２０】
なお、特許文献１には、多電源LSI において共通放電線に保護素子を取り付ける技術が開示されているが、共通放電線は電源線／接地線とは別に用意する必要があり、サイズ的に不利である。
【００２１】
また、特許文献２には、最大面積を有する回路の接地線と信号線、電源線との間に電流経路を持つように保護素子を配置する技術が開示されている。
【００２２】
【非特許文献１】
"A Gate-Coupled PTLSCR/NTLSCR ESD Protection Circuit for Deep-Submicron Low-Voltage CMOS IC's 1",IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.32,NO.1,JANUARY 1997
【００２３】
【特許文献１】
特開平８−３２１５８６号公報
【００２４】
【特許文献２】
特公平６−５７０５公報
【００２５】
【発明が解決しようとする課題】
上記したように従来のSCR を用いたESD 保護回路は、SCR が接続されている入力パッドのサージ電圧入力時の過渡的な電位変化を利用してトリガをかけており、必ずしも良好な保護特性が得られないという問題があった。
【００２６】
この問題点を解決するために、本願出願人は、特願2002-118253号の「半導体装置」により、低電源電圧化が進んでいるLSI にSCR を用いたESD 保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることが可能になる半導体装置を提案した。
【００２７】
図１１は、上記提案に係る半導体装置の一例に係るCMOS LSIにおいてSCR を用いたESD 保護回路の適用例を示す回路図である。
【００２８】
この半導体装置は、通常動作時に第１の電源電圧が供給される第１の外部端子と、この第１の外部端子から電気的に分離された第２の外部端子および第３の外部端子と、これらの第２の外部端子と第３の外部端子の間にアノード・カソード間が接続され、PNP トランジスタおよびNPN トランジスタからなるESD 保護用のSCR と、第２の外部端子とNPN トランジスタのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が接続され、ゲートが第１の外部端子に電気的に接続されたSCR トリガ用のPMOSトランジスタとを具備することを特徴とする。
【００２９】
図１２は、図１１中の第１のESD 保護回路101 を取り出して示す等価回路図である。このESD 保護回路101 は、CMOS LSIの例えば入力回路10に接続されている入力パッド15とGND パッド14との間に接続されており、入力パッド15とGND との間にアノード・カソード間が接続されたESD 保護用のSCR を有する。このSCR は、PNP トランジスタQ5のベース・コレクタ間に並列にNPN トランジスタQ6のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ5のエミッタがアノードとなり、上記NPN トランジスタQ6のエミッタがカソードとなっている。上記NPNトランジスタQ6のベースとGND との間には基板抵抗Rsubが存在する。
【００３０】
そして、入力パッド15とNPN トランジスタQ6のベースとの間には、トリガ入力用のPMOSトランジスタQPのソースS ・ドレインD 間が接続され、そのゲートG はVDD1パッド11に接続されている。このPMOSトランジスタQPの基板領域はソースSに接続されている。なお、上記SCR の逆電圧印加時に順方向バイアスとなる逆方向電流吸収用のダイオード（図１１中のD ）がSCR に並列に接続されている。
【００３１】
上記構成において、サージ電圧の入力が問題となる時、VDD1パッド11は、未だ正規の電源電位VDD1が印加されておらず、トリガ入力用のPMOSトランジスタQPのゲートはGND になっている。
【００３２】
したがって、この状態で入力パッド15に正極性のサージ電圧が入力した時、PMOSトランジスタQPゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとオンになる。
【００３３】
これにより、SCR にトリガがかかり、SCR がオンになってサージ電流をGND に放電し、入力回路10の入力ゲートを保護する。この場合、PMOSトランジスタQPのゲート閾値電圧Vthpの絶対値は小さいので、低電圧トリガによるSCR の起動が可能になる。
【００３４】
図１３は、図１１中のSCR の電圧・電流特性を概略的に示す特性図である。
【００３５】
この特性は、SCR のホールド電圧以上の領域で、SCR の耐圧以下の低いトリガ電圧が入力することにより、ESD 電流が流れる様子を示している。
【００３６】
ところで、上記したようなESD 保護用のSCR とSCR トリガ用のPMOSトランジスタとを有するESD 保護回路を、例えば多電源を用いる半導体装置における各電源パッド間・各信号パッド間にそれぞれ内蔵させると、チップ上における多数のESD 保護回路によるパターン占有面積が著しく増大し、チップサイズの増大をまねくおそれがある。
【００３７】
本発明は上記の問題点を解決すべくなされたもので、半導体装置に複数のESD 保護回路を内蔵する場合でも、チップサイズの増大を抑制しつつ良好な保護特性を実現し、信頼性を高めることが可能になる静電気放電保護回路装置を提供することを目的とする。
【００３８】
【課題を解決するための手段】
本発明の静電気放電保護回路装置は、通常動作時に電源電位が供給される第１の外部端子と第１の接地端子の間に接続され、電圧クランプ素子およびトリガ回路およびサージ検出回路を有し、サージ検出出力ノードを有する第１の静電気保護回路と、それぞれ通常動作時に電源電位が供給される複数の各第２の外部端子と複数の各第２の接地端子の間に接続され、それぞれ電圧クランプ素子およびトリガ回路およびサージ検出回路を有し、それぞれサージ検出出力ノードを有する複数の第２の静電気保護回路と、前記第１の静電気保護回路および前記複数の第２の静電気保護回路の各サージ検出出力ノードを相互に接続し、前記第１の静電気保護回路および前記複数の第２の静電気保護回路のうちの任意の静電気保護回路のサージ検出出力を残りの静電気保護回路にトリガ信号として伝達させるトリガ信号線と、前記第１の接地端子には直接に接続され、前記複数の各第２の接地端子に対して順方向の向きの寄生ダイオード素子および逆方向の向きの寄生ダイオード素子を並列に介して接続され、前記第１の静電気保護回路および前記複数の第２の静電気保護回路で共通に使用される共通放電線とを具備し、前記各電圧クランプ素子は、対応する前記第１または第２の外部端子と第１または第２の接地端子の間にアノード・カソード間が接続され、PNP トランジスタおよびNPN トランジスタからなるESD 保護用のSCR が用いられてなり、前記各トリガ回路は、対応する前記第１または第２の外部端子と前記NPN トランジスタのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が対応する前記第１または第２の外部端子に接続され、ゲートが共通トリガバイアス線に接続されたSCR トリガ用の第１のPMOSトランジスタと、前記PNP トランジスタのベースと対応する前記第１または第２の接地端子の間にドレイン・ソース間が接続され、ソース・基板領域同士が前記第１または第２の接地端子に接続され、ゲートが前記トリガ信号線に電気的に接続されたSCR トリガ用のNMOSトランジスタとからなり、前記各サージ検出回路は、ソース・基板領域同士が前記第１または第２の外部端子に接続され、ゲートが前記共通トリガバイアス線に接続されたサージ検出用の第２のPMOSトランジスタおよび第２のPMOSトランジスタのドレインと前記トリガ信号線との間に順方向の向きに接続されたダイオードとからなることを特徴とする。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４０】
なお、以下の各実施形態において、複数のパッドは、同一半導体チップ（LSI チップ）上に形成されており、このチップがパッケージングされた場合にはそれぞれ半導体装置の外部接続端子（ピン、バンプ電極など）に接続されるものである。
【００４１】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るSCR を用いたESD 保護回路装置を内蔵したCMOS LSIの一部を示す回路図である。
【００４２】
図１において、211 は通常動作時に第１の電源電位VDD1が印加されるVDD1パッド、221 は第１の接地電位GND1が与えられるGND1パッドである。212 は通常動作時に第２の電源電位VDD2（例えば1.5V ）が印加されるVDD2パッド、222 は第２の接地電位GND2が与えられるGND2パッドである。213 は通常動作時に第３の電源電位VDD3が印加されるVDD3パッド、223 は第３の接地電位GND3が与えられるGND3パッドである。
【００４３】
本例では、VDD1として外部電源入力が降圧されたLS用電源電圧（例えば1.5V ）が印加され、VDD2として外部電源入力が降圧された例えば2.5Vが印加され、VDD3として外部電源入力である例えば3.3V（最高電位）が印加される。
【００４４】
VDD1パッド211 とGND1パッド221 の間には、メイン内部回路23および第１のESD 保護回路（ESD1）311 が接続されており、VDD2パッド212 とGND2パッド222 の間には、内部回路24および第２のESD 保護回路（ESD2）312 が接続されており、VDD3パッド213 とGND3パッド223 の間には、入出力(I/O) 回路25と通常の出力バッファ回路26と第３のESD 保護回路（ESD3）313 が接続されている。
【００４５】
そして、VDD1パッド211 〜VDD3パッド213 から電気的に分離された信号入出力用のI/O パッド27はI/O 回路25の入出力端に接続されており、上記I/O パッド27とGND3パッド223 との間には第４のESD 保護回路（ESD4）314 が接続されている。
【００４６】
また、VDD1パッド〜VDD3パッドから電気的に分離された出力(OUT) パッド28は出力バッファ回路26の出力端に接続されており、出力パッド28とGND3パッド223との間には第５のESD 保護回路(ESD5)315 が接続されている。
【００４７】
さらに、最高電位が印加されるVDD3パッド213 と対応するGND3パッド223 との間に抵抗素子R および容量素子C の直列接続からなる積分回路29が接続されている。そして、この積分回路29の出力ノード（R およびC の直列接続ノード）と、第１のESD 保護回路311 〜第４のESD 保護回路314 の各トリガ素子のゲートと、第１のESD 保護回路311 〜第５のESD 保護回路315 の各サージ検出素子のゲートは、共通トリガバイアス線30により共通に接続されている。
【００４８】
また、第１のESD 保護回路311 〜第５のESD 保護回路315 の各サージ検出出力ノードを相互に接続し、これらの第１のESD 保護回路311 〜第５のESD 保護回路315 のうちの任意のサージ検出出力を残りのESD 保護回路のトリガ信号として伝達させるトリガ信号線40が形成されている。
【００４９】
第１のESD 保護回路311 〜第４のESD 保護回路314 は、それぞれ電圧クランプ素子とトリガ回路部およびサージ検出回路部を有し、第５のESD 保護回路315 は、電圧クランプ兼トリガ素子およびサージ検出回路部を有する。
【００５０】
次に、第１のESD 保護回路311 〜第４のESD 保護回路314 の構成を詳細に説明する。
【００５１】
電圧クランプ素子として、対応するVDD1パッド211 〜VDD3パッド213 あるいはI/O パッド27とGND1パッド221 〜GND3パッド223 との間にアノード・カソード間が接続され、PNP トランジスタQPおよびNPN トランジスタQNからなるサイリスタSCR が用いられている。
【００５２】
トリガ回路部は、SCR トリガ用のPMOSトランジスタTP1 とSCR トリガ用のNMOSトランジスタTNとからなる。上記PMOSトランジスタTP1 は、対応するVDD1パッド211 〜VDD3パッド213 あるいはI/O パッド27とNPN トランジスタQNのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が接続され、ゲートが共通トリガバイアス線30に接続されている。SCR トリガ用のNMOSトランジスタTNは、PNP トランジスタQPのベースと対応するGND1パッド221 〜GND3パッド223の間にドレイン・ソース間が接続され、ソース・基板領域同士が接続され、ゲートがトリガ信号線40に接続されている。
【００５３】
サージ検出回路部は、ソース・基板領域同士が接続されたサージ検出用のPMOSトランジスタTP2 およびこのPMOSトランジスタのソース・ドレイン間に対して直列に順方向の向きに接続されたダイオードD とからなる。上記サージ検出用のPMOSトランジスタTP2 は、対応するVDD1パッド211 〜VDD3パッド213 あるいはI/Oパッド27にソースが接続され、共通トリガバイアス線30にゲートが接続されており、ダイオードC のカソードはトリガ信号線40に接続されている。
【００５４】
そして、上記各ESD 保護回路311 〜314 には、それぞれ対応してSCR の逆電圧印加時に順方向バイアスとなってSCR とは逆向きの電流を流すための逆方向電流吸収用のダイオード32が、SCR に対して並列に接続されている。
【００５５】
次に、第５のESD 保護回路315 の構成を説明する。
【００５６】
第５のESD 保護回路315 においては、電圧クランプ兼トリガ素子は、出力パッド28とGND3パッド223 との間にドレイン・ソース間が接続され、ソース・基板領域同士が接続され、ゲートがトリガ信号線40に接続されたNMOSトランジスタTNからなり、そのゲートはトリガ信号線40に接続されている。
【００５７】
サージ検出回路部は、対応するVDD2パッドとトリガ信号線40との間に挿入され、ソース・基板領域同士が接続されたサージ検出用のPMOSトランジスタTP2 およびこのPMOSトランジスタTP2 のソース・ドレイン間に対して直列に順方向の向きに接続されたダイオードD とからなる。上記サージ検出用のPMOSトランジスタTP2のゲートは共通トリガバイアス線30に接続されており、上記ダイオードD のカソードはトリガ信号線40に接続されている。
【００５８】
即ち、第１のESD 保護回路ESD1〜第５のESD 保護回路ESD5の各サージ検出用のPMOSトランジスタTP2 のゲートは共通トリガバイアス線30に共通に接続されており、各サージ検出回路部のダイオードD のカソード同士がトリガ信号線40に共通に接続されている。
【００５９】
そして、GND1パッド221 には、直接に共通放電線33が接続されている。この共通放電線33は、GND2パッド222 およびGND3パッド223 の間にそれぞれ順方向の向きの寄生ダイオード素子34と逆方向の向きの寄生ダイオード素子35を並列に介して接続されており、各ESD 保護回路ESD1〜ESD3で共通に使用される。
【００６０】
さらに、装置電源投入時におけるトリガ信号線40の電位を一定に保持する電位保持回路41が、トリガ信号線40とGND1パッド221 との間に接続されている。この電位保持回路41は、トリガ信号線40と共通放電線33との間に接続された電荷保持用の容量素子42と、トリガ信号線40と共通放電線33との間に接続され、容量素子42の保持電荷を放電する抵抗素子43と、トリガ信号線40と共通放電線33との間に接続された電圧リミッタ素子とを有する。この電圧リミッタ素子は、それぞれドレイン・ゲート同士が接続（ダイオード接続）され、互いに直列に接続された複数個（本例では２個）のNMOSトランジスタ45からなる。なお、上記抵抗素子43は、装置電源投入時にトリガ信号線40にトリガ信号が発生することを防止する役割を果たすように、容量素子42とともに所要の時定数を有する。
【００６１】
次に、図１の回路の動作を説明する。
【００６２】
図１の回路において、各ESD 保護回路311 〜314 におけるSCR トリガ用のPMOSトランジスタTP1 とサージ検出用のPMOSトランジスタTP2 の各ゲートが接続されるノード（共通トリガバイアス線30を介して接続されている積分回路29の出力ノード）は、CMOS LSIの通常動作時には最高電位VDD3になるが、サージ電圧の入力が問題となる時（例えばCMOS LSIの使用前）には接地電位になっている。
【００６３】
サージ電圧の入力が問題となる状態において、通常、VDD1パッド211 〜VDD3パッド213 、共通トリガバイアス線30およびトリガ信号線40は未だ正規の電源電位が印加されておらず、接地電位になっている。
【００６４】
したがって、例えばI/O パッド27に正極性のサージ電圧が入力した時には、ESD 保護回路314 のサージ検出用のPMOSトランジスタTP2 のゲート・ソース間に、そのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、PMOSトランジスタTP2 がオンになる。これにより、電圧クランプ素子であるサイリスタSCR にトリガがかかってオンになり、I/O パッド27・GND3パッド223 間にサージ電流を放電させ、対応して接続されているI/O 回路25を保護する。
【００６５】
これと同時に、ESD 保護回路314 によるサージ検出出力がトリガ信号線40を介して他のESD 保護回路311 〜313 、315 のトリガ素子であるNMOSトランジスタTNをオンさせるので、それらの電圧クランプ素子（サイリスタSCR ）がオンになって対応する電源系のVDD3パッド213 ・GND3パッド223 間および出力パッド28・GND3パッド223 間をそれぞれクランプし、サージ電流が流れる前に低抵抗電流経路を形成し、それぞれの電源系の電源端子・接地端子間に接続されている内部回路を保護する。
【００６６】
また、サージ電圧の入力が問題となる状態において、出力パッド28に正極性のサージ電圧が入力した時には、ESD 保護回路315 の電圧クランプ兼トリガ素子であるNMOSトランジスタTNにトリガがかかる。これにより、NMOSトランジスタがオンになり、出力パッド28・GND3パッド223 間にサージ電流を放電させ、対応する出力バッファ回路26を保護する。
【００６７】
これと同時に、ESD 保護回路315 によるサージ検出出力がトリガ信号線40を介して他のESD 保護回路311 〜314 のトリガ素子であるNMOSトランジスタTNをオンさせ、それらの電圧クランプ素子であるサイリスタSCR がオンされるので、対応する電源系の電源端子・接地端子間およびI/O パッド27・GND3間をそれぞれクランプし、サージ電流が流れる前に低抵抗電流経路を形成し、それぞれの電源系に対応する電源端子・接地端子間に接続されている内部回路を保護する。
【００６８】
したがって、第１の実施形態の静電気放電保護回路装置によれば、多電源を用いる半導体装置における各電源パッド間・各信号パッド間にそれぞれESD 保護回路を内蔵させなくても支障がなく、つまり、原理的に内部電源間や信号間の保護が不要になるので、チップ上における多数のESD 保護回路によるパターン占有面積を大幅に削減し、チップサイズを削減することが可能になる。
【００６９】
また、上記したような動作に際して、トリガされたサイリスタSCR は、それ自体の正帰還作用によってオン動作が維持されるので、トリガ入力用のPMOSトランジスタTP1 はサージ入力の印加直後からサイリスタSCR がトリガされるまでの短時間だけオンすればよい。しかも、トリガ入力用のPMOSトランジスタTP1 のゲート閾値電圧Vthpの絶対値は小さいので、低電圧トリガによるサイリスタSCR の起動が可能になる。
【００７０】
ところで、サージ入力源として代表的な複数のモデルとサージ入力波形について簡単に説明する。
【００７１】
図２（ａ）に示す人体モデル（ＨＢＭ）の場合には、サージ入力波形は小電流の単発波形である。
【００７２】
図２（ｂ）に示すマシンモデル（ＭＭ）の場合には、サージ入力波形は中電流の両極性の（サージ入力の極性が交互に反転する）振動波形である。
【００７３】
図２（ｃ）に示すパッケージ帯電モデル（ＣＤＭ）の場合には、サージ入力波形は高速大電流の両極性の振動波形である。
【００７４】
図３および図４は、図１の回路のマシンモデル（ＭＭ）での動作を説明するために、一部の回路を取り出してマシンモデル（ＭＭ）での動作波形の一例を示す回路図および波形図である。
【００７５】
図３に示す回路において、VDD1パッド211 ・VDD2パッド212 間にマシンモデル（ＭＭ）のサージ電圧入力が印加された場合、正極性のサージ電圧が入力した時にESD 保護回路311 がオン動作になって正のサージ電流（プラス電流）を図中に示す経路に流し、サージ電圧をクランプするので、それに対応する内部回路23を保護する。この後、逆極性のサージ電圧がVDD2パッド、VDD3パッド、I/O パッド27、出力パッド28のいずれかに入力した時、負のサージ電流（マイナス電流）を図中に示す経路に放電させてサージ電圧をクランプするので、それぞれ対応する内部回路（本例ではVDD2パッド212 ・GND2パッド222 間に接続されている内部回路24を図示している）を保護する。
【００７６】
即ち、第１の実施形態の静電気放電保護回路装置によれば、サージ入力源が人体モデル（ＨＢＭ）の場合に限らず、マシンモデル（ＭＭ）やパッケージ帯電モデル（ＣＤＭ）の場合にも良好な保護特性を実現し、信頼性を高めることが可能になり、極めて効果的である。
【００７７】
なお、第１の実施形態の静電気放電保護回路装置を実際のLSI （例えばASIC）に適用する場合には、使用トランジスタの閾値などの調整が必要になるが、トランジスタの閾値やチャネル幅Ｗ／チャネル長Ｌにより任意に変更可能であるので、設計の自由度が高く、有利である。
【００７８】
＜第１の実施形態の変形例＞
第１の実施形態で示した各ESD 保護回路は、それを内蔵するLSI が応用製品の基板に実装されるまでの間は予め保護動作状態に設定しておくことが望ましい。そこで、上記LSI に外部から供給される外部信号とか、LSI 内部の設定等により保護動作状態に設定可能なように構成することが望ましい。このような構成の３つの実施例について以下に説明する。
【００７９】
（実施例１）
図５は、図１に示したCMOS LSIに対して、外部信号によりESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す。
【００８０】
図５中、31i は複数個設けられたESD 保護回路(ESD) のうちの１つを代表的に示している。このESD 保護回路31i に接続されている共通トリガバイアス線30（積分回路29のR の一端）に外部端子51が接続されており、この外部端子51および接地線GND に両端が電気的に接続されたフューズ素子52がLSI 内に形成されている。
【００８１】
上記フューズ素子52がオン状態（初期状態）の場合は、共通トリガバイアス線30が接地電位であり、ESD 保護回路31i はオン状態（保護動作状態）に設定される。そして、このLSI が応用製品の基板に実装された後、LSI 外部から外部端子51と接地線GND との間にフューズ溶断電流が供給されてフューズ素子52がオフ状態にされた状態では、前記した第１の実施形態と同様の動作が可能になる。
【００８２】
（実施例２）
図６は、図１に示したCMOS LSIに対して、LSI 内部の設定によりESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す。
【００８３】
図６中、31i は複数個設けられたESD 保護回路(ESD) のうちの１つを代表的に示している。このESD 保護回路31i に接続されている共通トリガバイアス線30と任意の接地線GND との間に電気的に接続されたスイッチ素子（例えばNMOSFET ）54がLSI 内に形成されている。このスイッチ素子54は、LSI 外部あるいはLSI 内部から供給されるスイッチ制御信号によってオン／オフ状態が制御される。
【００８４】
上記スイッチ素子54がオン状態に制御されている場合は、共通トリガバイアス線30が接地電位であり、ESD 保護回路31i はオン状態（保護動作状態）に設定される。このLSI が応用製品の基板に実装された後、スイッチ素子54がオフ状態に制御された状態では、前記した第１の実施形態と同様の動作が可能になる。
【００８５】
なお、LSI 内部の電気的消去／再書き込みが可能な不揮発性メモリセル(EEPROM)等の手段を用いてスイッチ素子54をスイッチ制御するように構成することも可能である。
【００８６】
（実施例３）
図７は、図１に示したCMOS LSIに対して、LSI 実装時に内蔵のESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す。
【００８７】
図７中、31i は複数個設けられたESD 保護回路(ESD) のうちの１つを代表的に示している。このESD 保護回路31i に接続されている共通トリガバイアス線30に外部設定端子55が接続されており、この外部設定端子55と任意の接地線との間に電気的に接続されたプルダウン用の高抵抗素子56がLSI 内に形成されている。
【００８８】
初期状態では、共通トリガバイアス線30が接地電位であり、ESD 保護回路31iはオン状態（保護動作状態）に設定される。このLSI が応用製品の基板に実装される時、外部設定端子55が基板上の電源配線パターンに接続された状態では、共通トリガバイアス線30が電源電位になるので、前記した第１の実施形態と同様の動作が可能になる。
【００８９】
＜第２の実施形態＞
第１の実施形態では、交流(AC)的なサージ入力をあるESD 保護回路で検出した結果を保持回路で保持した電圧により残りのESD 保護回路にトリガをかけるAC的なトリガ方式を用いたが、これに限らず、AC的なサージ入力をあるESD 保護回路で検出した場合の保護回路内部ノードの直流(DC)電圧により残りのESD 保護回路にトリガをかけるDC的なトリガ方式を併用することも可能であり、その一例について以下に説明する。
【００９０】
図８は、本発明の第２の実施形態に係るCMOS LSIであって、図１に示した第１の実施形態に係るCMOS LSIに対して、DC的なトリガ方式を併用する構成を付加したCMOS LSIの一部を示す。
【００９１】
図８において、611 は複数個設けられたESD 保護回路(ESD) のうちで電圧クランプ素子としてSCR を用いるESD 保護回路の１つを代表的に示している。このESD 保護回路611 は、第１の実施形態における各ESD 保護回路311 〜314 と比べて、SCR トリガ用のNMOSトランジスタTNに対応して並列に接続された別の直流トリガ用のNMOSトランジスタTN2 が付加されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００９２】
615 は複数個設けられたESD 保護回路(ESD) のうちで電圧クランプ兼トリガ素子TNを用いるESD 保護回路の１つを代表的に示している。このESD 保護回路615は、第１の実施形態における各ESD 保護回路315 と比べて、トリガ素子TNに並列に接続された別の直流トリガ用のNMOSトランジスタTN2 が付加されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００９３】
電圧クランプ素子としてSCR を用いるESD 保護回路611 は、サージ検出時にSCR のNPN トランジスタQNのベース電位が上昇する点に着目し、上記SCR のNPN トランジスタQNのベースと全てのESD 保護回路611,615 の直流トリガ用NMOSトランジスタTN2 のゲートとを相互に接続するように直流トリガ線60を設けている。
【００９４】
上記構成によれば、電圧クランプ素子としてSCR を用いる複数のESD 保護回路611 のうちの任意のESD 保護回路によるサージ検出時にそのSCR のNPN トランジスタQNのベース電位（直流電位）が上昇し、この直流電位が直流トリガ線60を経て残りのESD 保護回路611,615 にトリガ信号として伝達される。
【００９５】
したがって、第１の実施形態におけるトリガ信号線40を用いたAC的なトリガ動作と上記直流トリガ線60を用いたDC的なトリガ動作の併用により、SCR に対するトリガ動作が確実に行われるようになり、ESD 保護動作が確実に行われる。
【００９６】
【発明の効果】
上述したように本発明の半導体装置によれば、低電源電圧化が進んでいるLSIにSCR を用いたESD 保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るSCR を用いたESD 保護回路装置を内蔵したCMOS LSIの一部を示す回路図。
【図２】サージ入力源が人体モデル（ＨＢＭ）、マシンモデル（ＭＭ）、パッケージ帯電モデル（ＣＤＭ）の場合のそれぞれのサージ入力波形の一例を示す図。
【図３】図１の回路のマシンモデル（ＭＭ）での動作を説明するために一部の回路を取り出して示す回路図。
【図４】図３の回路のマシンモデル（ＭＭ）での動作波形の一例を示す波形図。
【図５】図１のCMOS LSIに対して、外部信号によりESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す回路図。
【図６】図１のCMOS LSIに対して、LSI 内部の設定によりESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す回路図。
【図７】図１のCMOS LSIに対して、LSI 実装時にESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す回路図。
【図８】本発明の第２の実施形態に係るCMOS LSIとして、第１の実施形態に係るCMOS LSIに対して、DC的なトリガ方式を併用する構成を付加したCMOS LSIの一部を示す回路図。
【図９】CMOS LSIの入力回路に接続されたSCR を用いたESD 保護回路の従来例１を示す等価回路図。
【図１０】CMOS LSIの入力回路に接続されたSCR を用いたESD 保護回路の従来例２を示す等価回路図。
【図１１】現在提案中の半導体装置の一例に係るCMOS LSIにおいてSCR を用いたESD 保護回路の適用例を示す回路図。
【図１２】図１１中の第１のESD 保護回路を示す等価回路図。
【図１３】図１１中のSCR の電圧・電流特性を概略的に示す特性図。
【符号の説明】
211 〜213 …VDD1パッド〜VDD3パッド、221 〜223 …GND1パッド〜GND3パッド、23…メイン内部回路、24…内部回路、25…I/O 回路、26…出力バッファ回路、27…I/O パッド、28…OUT パッド、29…積分回路、30…共通トリガバイアス線、311 〜315 …第１のESD 保護回路(ESD1)〜第５のESD 保護回路(ESD5)、32…逆方向電流吸収用のダイオード、33…共通放電線、34，35…寄生ダイオード素子、40…トリガ信号線、41…電位保持回路、SCR …サイリスタ（電圧クランプ素子）、QP…SCR のPNP トランジスタ、QN…SCR のNPN トランジスタ、TP1 …SCR トリガ用のPMOSトランジスタ、TN…SCR トリガ用のNMOSトランジスタ、TP2 …サージ検出用のPMOSトランジスタ、D …サージ検出用のダイオード。
【発明の属する技術分野】
本発明は、半導体装置に係り、特に静電気放電（Electro Static Discharge; ESD ）から回路を保護するために内蔵される静電気放電保護回路装置に関するもので、例えば低電源電圧タイプのCMOS LSIにおいてESD 保護用の電圧クランプ素子としてシリコン制御整流素子（Silicon controlled rectifier; SCR ）を用いるESD 保護回路に適用されるものである。
【０００２】
【従来の技術】
例えばCMOS LSIの入力回路や出力回路をESD 破壊から保護するために接続されているESD 保護回路は、保護素子として、ダイオードあるいはトランジスタあるいはSCR を用いたものがある。
【０００３】
SCR を用いたESD 保護回路は、一般にSCR の動作電圧が高いので、動作電源が低電圧化されている微細化されたCMOS LSIに適用した場合に、ゲート耐圧が低いMOS トランジスタを保護するために低電圧トリガを可能にする必要がある。
【０００４】
このような背景から、低電源電圧タイプのCMOS LSIにSCR を用いたESD 保護回路を適用した例が非特許文献１に開示されている。
【０００５】
図９は、上記非特許文献１に開示されているCMOS LSIの入力回路に接続されたESD 保護回路の主要部を示す等価回路図である。ここでは、ESD 保護回路のSCR としてLVTSCR（Low-Voltage Triggered lateral SCR 、低電圧トリガ可能な横型SCR ）を用いた例（従来例１）を示している。
【０００６】
図９において、内部回路(Internal circuits) に接続されている入力パッドPAD と電源電位VDD が印加されるVDD ノードとの間に第１のESD 保護回路121 が接続されており、入力パッドPAD と接地電位VSS(GND)との間に第２のESD 保護回路122 が接続されている。
【０００７】
上記第１のESD 保護回路121 は、VDD ノードと入力パッドPAD との間に第１のSCR であるLVTSCR1 のアノード・カソード間が接続されている。このLVTSCR1 は、PNP トランジスタQ1のベース・コレクタ間に並列にNPN トランジスタQ2のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ1のエミッタがアノードとなり、上記NPN トランジスタQ2のエミッタがカソードとなっている。
【０００８】
そして、VDD ノードとNPN トランジスタQ2のベースとの間に、ゲート酸化膜が薄く形成されたPMOSトランジスタMp1 のソースS ・ドレインD 間が接続され、そのゲートG はVDD ノードに接続されている。
【０００９】
また、PNP トランジスタQ1のベースおよびNPN トランジスタQ2のコレクタ（N-Well）とVDD ノードとの間にはウエル抵抗Rw1 が存在し、NPN トランジスタQ2のエミッタと入力パッドPAD との間にはウエル抵抗Rw2 が存在し、PNP トランジスタQ1のコレクタおよびNPN トランジスタQ2のベース（p-sub ）とGND との間には基板抵抗Rsub1 が存在する。
【００１０】
第２のESD 保護回路122 は、入力パッドPAD とGND との間に第２のSCR であるLVTSCR2 のアノード・カソード間が接続されている。このLVTSCR2 は、PNP トランジスタQ3のベース・コレクタ間に並列にNPN トランジスタQ4のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ3のエミッタがアノードとなり、上記NPN トランジスタQ4のエミッタがカソードとなっている。
【００１１】
そして、PNP トランジスタQ3のベースとNPN トランジスタQ4のエミッタとの間に、ゲート酸化膜が薄く形成されたNMOSトランジスタMn1 のドレインD ・ソースS 間が接続され、そのゲートG はGND に接続されている。
【００１２】
また、PNP トランジスタQ3のベースおよびNPN トランジスタQ4のコレクタ（N-Well）とVDD ノードとの間にはウエル抵抗Rw3 が存在し、NPN トランジスタQ4のベース（NMOSトランジスタTNの基板領域）とGND との間には基板抵抗Rsub2 が存在する。
【００１３】
図９中に示した第２のESD 保護回路122 は、入力パッドPAD に正極性のサージ電圧が入力した時に、LVTSCR2 にスナップバック耐圧以上の電圧が印加されると、スナップバック電流をベース電流としてLVTSCR2 がオンになってサージ電流をGND に放電することにより、入力回路の入力ゲートを保護するように動作する。
【００１４】
しかし、LVTSCR2 に印加されたスナップバック耐圧以上の電圧がNMOSトランジスタMn1 のゲート耐圧よりも高い場合には、サージ電圧入力により内部回路にダメージを与えるという問題があった。
【００１５】
図１０は、前記非特許文献１に開示されている別のESD 保護回路の主要部を示す回路図である。ここでは、ESD 保護回路のSCR として、ゲート結合テクニックを用いた一層低電圧トリガ可能な横型SCR を用いた例（従来例２）を示している。
【００１６】
図１０において、第１のESD 保護回路151 は、図９中に示した第１のESD 保護回路121 と比べて、次の点（１）〜（４）が異なり、その他は同じである。
【００１７】
（１）図９中のLVTSCR1 に代えて１個のPTLSCR（PMOS-Triggered lateral SCR、PMOSトランジスタによるトリガ可能な横型SCR ）が用いられている。
（２）VDD ノードとPTLSCRのゲートノード（NPN トランジスタQ2）のベースとの間に並列にPMOSトランジスタMp1 のソース・ドレイン間が接続されている。
（３）VDD ノードとPMOSトランジスタMp1 のゲートとの間に抵抗素子Rpが接続されている。
（４）PMOSトランジスタMp1 のゲートと入力パッドPAD との間に容量素子Cpが接続されている。
また、第２のESD 保護回路152 は、図９中に示した第２のESD 保護回路122 と比べて、次の点（１）〜（４）が異なり、その他は同じである。
【００１８】
（１）図９中のLVTSCR2 に代えて１個のNTLSCR（NMOS-Triggered lateral SCR、NMOSトランジスタによるトリガ可能な横型SCR ）が用いられている。
（２）NTLSCRのゲートノード（PNP トランジスタQ3のベース）とカソード（NPN トランジスタQ4のエミッタ）の間に並列にNMOSトランジスタMn1 のドレイン・ソース間が接続されている。
（３）入力パッドPAD とNMOSトランジスタMn1 のゲートとの間に容量素子Cnが接続されている。
（４）NMOSトランジスタMn1 のゲートとGND との間に抵抗素子Rnが接続されている。
上記構成において、PTLSCRを用いた第１のESD 保護回路151 は、入力パッドPAD に負極性のサージ電圧が入力した時に、PMOSトランジスタMp1 が過渡的にオンになってPTLSCRにトリガをかける。これにより、サージ電流をVDD ノードに吸収し、入力回路の入力ゲートを保護する。この場合、PMOSトランジスタMp1 は、抵抗素子Rpと容量素子Cpによる所定時間の遅延後にオフ状態に戻る。
【００１９】
また、NTLSCRを用いた第２のESD 保護回路152 は、入力パッドPAD に正極性のサージ電圧が入力した時に、NMOSトランジスタMn1 が過渡的にオンになってNTLSCRにトリガをかける。これにより、サージ電流をGND に吸収し、入力回路の入力ゲートを保護する。この場合、NMOSトランジスタMn1 は、容量素子Cnと抵抗素子Rnによる所定時間の遅延後にオフ状態に戻る。
【００２０】
なお、特許文献１には、多電源LSI において共通放電線に保護素子を取り付ける技術が開示されているが、共通放電線は電源線／接地線とは別に用意する必要があり、サイズ的に不利である。
【００２１】
また、特許文献２には、最大面積を有する回路の接地線と信号線、電源線との間に電流経路を持つように保護素子を配置する技術が開示されている。
【００２２】
【非特許文献１】
"A Gate-Coupled PTLSCR/NTLSCR ESD Protection Circuit for Deep-Submicron Low-Voltage CMOS IC's 1",IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.32,NO.1,JANUARY 1997
【００２３】
【特許文献１】
特開平８−３２１５８６号公報
【００２４】
【特許文献２】
特公平６−５７０５公報
【００２５】
【発明が解決しようとする課題】
上記したように従来のSCR を用いたESD 保護回路は、SCR が接続されている入力パッドのサージ電圧入力時の過渡的な電位変化を利用してトリガをかけており、必ずしも良好な保護特性が得られないという問題があった。
【００２６】
この問題点を解決するために、本願出願人は、特願2002-118253号の「半導体装置」により、低電源電圧化が進んでいるLSI にSCR を用いたESD 保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることが可能になる半導体装置を提案した。
【００２７】
図１１は、上記提案に係る半導体装置の一例に係るCMOS LSIにおいてSCR を用いたESD 保護回路の適用例を示す回路図である。
【００２８】
この半導体装置は、通常動作時に第１の電源電圧が供給される第１の外部端子と、この第１の外部端子から電気的に分離された第２の外部端子および第３の外部端子と、これらの第２の外部端子と第３の外部端子の間にアノード・カソード間が接続され、PNP トランジスタおよびNPN トランジスタからなるESD 保護用のSCR と、第２の外部端子とNPN トランジスタのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が接続され、ゲートが第１の外部端子に電気的に接続されたSCR トリガ用のPMOSトランジスタとを具備することを特徴とする。
【００２９】
図１２は、図１１中の第１のESD 保護回路101 を取り出して示す等価回路図である。このESD 保護回路101 は、CMOS LSIの例えば入力回路10に接続されている入力パッド15とGND パッド14との間に接続されており、入力パッド15とGND との間にアノード・カソード間が接続されたESD 保護用のSCR を有する。このSCR は、PNP トランジスタQ5のベース・コレクタ間に並列にNPN トランジスタQ6のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ5のエミッタがアノードとなり、上記NPN トランジスタQ6のエミッタがカソードとなっている。上記NPNトランジスタQ6のベースとGND との間には基板抵抗Rsubが存在する。
【００３０】
そして、入力パッド15とNPN トランジスタQ6のベースとの間には、トリガ入力用のPMOSトランジスタQPのソースS ・ドレインD 間が接続され、そのゲートG はVDD1パッド11に接続されている。このPMOSトランジスタQPの基板領域はソースSに接続されている。なお、上記SCR の逆電圧印加時に順方向バイアスとなる逆方向電流吸収用のダイオード（図１１中のD ）がSCR に並列に接続されている。
【００３１】
上記構成において、サージ電圧の入力が問題となる時、VDD1パッド11は、未だ正規の電源電位VDD1が印加されておらず、トリガ入力用のPMOSトランジスタQPのゲートはGND になっている。
【００３２】
したがって、この状態で入力パッド15に正極性のサージ電圧が入力した時、PMOSトランジスタQPゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとオンになる。
【００３３】
これにより、SCR にトリガがかかり、SCR がオンになってサージ電流をGND に放電し、入力回路10の入力ゲートを保護する。この場合、PMOSトランジスタQPのゲート閾値電圧Vthpの絶対値は小さいので、低電圧トリガによるSCR の起動が可能になる。
【００３４】
図１３は、図１１中のSCR の電圧・電流特性を概略的に示す特性図である。
【００３５】
この特性は、SCR のホールド電圧以上の領域で、SCR の耐圧以下の低いトリガ電圧が入力することにより、ESD 電流が流れる様子を示している。
【００３６】
ところで、上記したようなESD 保護用のSCR とSCR トリガ用のPMOSトランジスタとを有するESD 保護回路を、例えば多電源を用いる半導体装置における各電源パッド間・各信号パッド間にそれぞれ内蔵させると、チップ上における多数のESD 保護回路によるパターン占有面積が著しく増大し、チップサイズの増大をまねくおそれがある。
【００３７】
本発明は上記の問題点を解決すべくなされたもので、半導体装置に複数のESD 保護回路を内蔵する場合でも、チップサイズの増大を抑制しつつ良好な保護特性を実現し、信頼性を高めることが可能になる静電気放電保護回路装置を提供することを目的とする。
【００３８】
【課題を解決するための手段】
本発明の静電気放電保護回路装置は、通常動作時に電源電位が供給される第１の外部端子と第１の接地端子の間に接続され、電圧クランプ素子およびトリガ回路およびサージ検出回路を有し、サージ検出出力ノードを有する第１の静電気保護回路と、それぞれ通常動作時に電源電位が供給される複数の各第２の外部端子と複数の各第２の接地端子の間に接続され、それぞれ電圧クランプ素子およびトリガ回路およびサージ検出回路を有し、それぞれサージ検出出力ノードを有する複数の第２の静電気保護回路と、前記第１の静電気保護回路および前記複数の第２の静電気保護回路の各サージ検出出力ノードを相互に接続し、前記第１の静電気保護回路および前記複数の第２の静電気保護回路のうちの任意の静電気保護回路のサージ検出出力を残りの静電気保護回路にトリガ信号として伝達させるトリガ信号線と、前記第１の接地端子には直接に接続され、前記複数の各第２の接地端子に対して順方向の向きの寄生ダイオード素子および逆方向の向きの寄生ダイオード素子を並列に介して接続され、前記第１の静電気保護回路および前記複数の第２の静電気保護回路で共通に使用される共通放電線とを具備し、前記各電圧クランプ素子は、対応する前記第１または第２の外部端子と第１または第２の接地端子の間にアノード・カソード間が接続され、PNP トランジスタおよびNPN トランジスタからなるESD 保護用のSCR が用いられてなり、前記各トリガ回路は、対応する前記第１または第２の外部端子と前記NPN トランジスタのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が対応する前記第１または第２の外部端子に接続され、ゲートが共通トリガバイアス線に接続されたSCR トリガ用の第１のPMOSトランジスタと、前記PNP トランジスタのベースと対応する前記第１または第２の接地端子の間にドレイン・ソース間が接続され、ソース・基板領域同士が前記第１または第２の接地端子に接続され、ゲートが前記トリガ信号線に電気的に接続されたSCR トリガ用のNMOSトランジスタとからなり、前記各サージ検出回路は、ソース・基板領域同士が前記第１または第２の外部端子に接続され、ゲートが前記共通トリガバイアス線に接続されたサージ検出用の第２のPMOSトランジスタおよび第２のPMOSトランジスタのドレインと前記トリガ信号線との間に順方向の向きに接続されたダイオードとからなることを特徴とする。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４０】
なお、以下の各実施形態において、複数のパッドは、同一半導体チップ（LSI チップ）上に形成されており、このチップがパッケージングされた場合にはそれぞれ半導体装置の外部接続端子（ピン、バンプ電極など）に接続されるものである。
【００４１】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るSCR を用いたESD 保護回路装置を内蔵したCMOS LSIの一部を示す回路図である。
【００４２】
図１において、211 は通常動作時に第１の電源電位VDD1が印加されるVDD1パッド、221 は第１の接地電位GND1が与えられるGND1パッドである。212 は通常動作時に第２の電源電位VDD2（例えば1.5V ）が印加されるVDD2パッド、222 は第２の接地電位GND2が与えられるGND2パッドである。213 は通常動作時に第３の電源電位VDD3が印加されるVDD3パッド、223 は第３の接地電位GND3が与えられるGND3パッドである。
【００４３】
本例では、VDD1として外部電源入力が降圧されたLS用電源電圧（例えば1.5V ）が印加され、VDD2として外部電源入力が降圧された例えば2.5Vが印加され、VDD3として外部電源入力である例えば3.3V（最高電位）が印加される。
【００４４】
VDD1パッド211 とGND1パッド221 の間には、メイン内部回路23および第１のESD 保護回路（ESD1）311 が接続されており、VDD2パッド212 とGND2パッド222 の間には、内部回路24および第２のESD 保護回路（ESD2）312 が接続されており、VDD3パッド213 とGND3パッド223 の間には、入出力(I/O) 回路25と通常の出力バッファ回路26と第３のESD 保護回路（ESD3）313 が接続されている。
【００４５】
そして、VDD1パッド211 〜VDD3パッド213 から電気的に分離された信号入出力用のI/O パッド27はI/O 回路25の入出力端に接続されており、上記I/O パッド27とGND3パッド223 との間には第４のESD 保護回路（ESD4）314 が接続されている。
【００４６】
また、VDD1パッド〜VDD3パッドから電気的に分離された出力(OUT) パッド28は出力バッファ回路26の出力端に接続されており、出力パッド28とGND3パッド223との間には第５のESD 保護回路(ESD5)315 が接続されている。
【００４７】
さらに、最高電位が印加されるVDD3パッド213 と対応するGND3パッド223 との間に抵抗素子R および容量素子C の直列接続からなる積分回路29が接続されている。そして、この積分回路29の出力ノード（R およびC の直列接続ノード）と、第１のESD 保護回路311 〜第４のESD 保護回路314 の各トリガ素子のゲートと、第１のESD 保護回路311 〜第５のESD 保護回路315 の各サージ検出素子のゲートは、共通トリガバイアス線30により共通に接続されている。
【００４８】
また、第１のESD 保護回路311 〜第５のESD 保護回路315 の各サージ検出出力ノードを相互に接続し、これらの第１のESD 保護回路311 〜第５のESD 保護回路315 のうちの任意のサージ検出出力を残りのESD 保護回路のトリガ信号として伝達させるトリガ信号線40が形成されている。
【００４９】
第１のESD 保護回路311 〜第４のESD 保護回路314 は、それぞれ電圧クランプ素子とトリガ回路部およびサージ検出回路部を有し、第５のESD 保護回路315 は、電圧クランプ兼トリガ素子およびサージ検出回路部を有する。
【００５０】
次に、第１のESD 保護回路311 〜第４のESD 保護回路314 の構成を詳細に説明する。
【００５１】
電圧クランプ素子として、対応するVDD1パッド211 〜VDD3パッド213 あるいはI/O パッド27とGND1パッド221 〜GND3パッド223 との間にアノード・カソード間が接続され、PNP トランジスタQPおよびNPN トランジスタQNからなるサイリスタSCR が用いられている。
【００５２】
トリガ回路部は、SCR トリガ用のPMOSトランジスタTP1 とSCR トリガ用のNMOSトランジスタTNとからなる。上記PMOSトランジスタTP1 は、対応するVDD1パッド211 〜VDD3パッド213 あるいはI/O パッド27とNPN トランジスタQNのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が接続され、ゲートが共通トリガバイアス線30に接続されている。SCR トリガ用のNMOSトランジスタTNは、PNP トランジスタQPのベースと対応するGND1パッド221 〜GND3パッド223の間にドレイン・ソース間が接続され、ソース・基板領域同士が接続され、ゲートがトリガ信号線40に接続されている。
【００５３】
サージ検出回路部は、ソース・基板領域同士が接続されたサージ検出用のPMOSトランジスタTP2 およびこのPMOSトランジスタのソース・ドレイン間に対して直列に順方向の向きに接続されたダイオードD とからなる。上記サージ検出用のPMOSトランジスタTP2 は、対応するVDD1パッド211 〜VDD3パッド213 あるいはI/Oパッド27にソースが接続され、共通トリガバイアス線30にゲートが接続されており、ダイオードC のカソードはトリガ信号線40に接続されている。
【００５４】
そして、上記各ESD 保護回路311 〜314 には、それぞれ対応してSCR の逆電圧印加時に順方向バイアスとなってSCR とは逆向きの電流を流すための逆方向電流吸収用のダイオード32が、SCR に対して並列に接続されている。
【００５５】
次に、第５のESD 保護回路315 の構成を説明する。
【００５６】
第５のESD 保護回路315 においては、電圧クランプ兼トリガ素子は、出力パッド28とGND3パッド223 との間にドレイン・ソース間が接続され、ソース・基板領域同士が接続され、ゲートがトリガ信号線40に接続されたNMOSトランジスタTNからなり、そのゲートはトリガ信号線40に接続されている。
【００５７】
サージ検出回路部は、対応するVDD2パッドとトリガ信号線40との間に挿入され、ソース・基板領域同士が接続されたサージ検出用のPMOSトランジスタTP2 およびこのPMOSトランジスタTP2 のソース・ドレイン間に対して直列に順方向の向きに接続されたダイオードD とからなる。上記サージ検出用のPMOSトランジスタTP2のゲートは共通トリガバイアス線30に接続されており、上記ダイオードD のカソードはトリガ信号線40に接続されている。
【００５８】
即ち、第１のESD 保護回路ESD1〜第５のESD 保護回路ESD5の各サージ検出用のPMOSトランジスタTP2 のゲートは共通トリガバイアス線30に共通に接続されており、各サージ検出回路部のダイオードD のカソード同士がトリガ信号線40に共通に接続されている。
【００５９】
そして、GND1パッド221 には、直接に共通放電線33が接続されている。この共通放電線33は、GND2パッド222 およびGND3パッド223 の間にそれぞれ順方向の向きの寄生ダイオード素子34と逆方向の向きの寄生ダイオード素子35を並列に介して接続されており、各ESD 保護回路ESD1〜ESD3で共通に使用される。
【００６０】
さらに、装置電源投入時におけるトリガ信号線40の電位を一定に保持する電位保持回路41が、トリガ信号線40とGND1パッド221 との間に接続されている。この電位保持回路41は、トリガ信号線40と共通放電線33との間に接続された電荷保持用の容量素子42と、トリガ信号線40と共通放電線33との間に接続され、容量素子42の保持電荷を放電する抵抗素子43と、トリガ信号線40と共通放電線33との間に接続された電圧リミッタ素子とを有する。この電圧リミッタ素子は、それぞれドレイン・ゲート同士が接続（ダイオード接続）され、互いに直列に接続された複数個（本例では２個）のNMOSトランジスタ45からなる。なお、上記抵抗素子43は、装置電源投入時にトリガ信号線40にトリガ信号が発生することを防止する役割を果たすように、容量素子42とともに所要の時定数を有する。
【００６１】
次に、図１の回路の動作を説明する。
【００６２】
図１の回路において、各ESD 保護回路311 〜314 におけるSCR トリガ用のPMOSトランジスタTP1 とサージ検出用のPMOSトランジスタTP2 の各ゲートが接続されるノード（共通トリガバイアス線30を介して接続されている積分回路29の出力ノード）は、CMOS LSIの通常動作時には最高電位VDD3になるが、サージ電圧の入力が問題となる時（例えばCMOS LSIの使用前）には接地電位になっている。
【００６３】
サージ電圧の入力が問題となる状態において、通常、VDD1パッド211 〜VDD3パッド213 、共通トリガバイアス線30およびトリガ信号線40は未だ正規の電源電位が印加されておらず、接地電位になっている。
【００６４】
したがって、例えばI/O パッド27に正極性のサージ電圧が入力した時には、ESD 保護回路314 のサージ検出用のPMOSトランジスタTP2 のゲート・ソース間に、そのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、PMOSトランジスタTP2 がオンになる。これにより、電圧クランプ素子であるサイリスタSCR にトリガがかかってオンになり、I/O パッド27・GND3パッド223 間にサージ電流を放電させ、対応して接続されているI/O 回路25を保護する。
【００６５】
これと同時に、ESD 保護回路314 によるサージ検出出力がトリガ信号線40を介して他のESD 保護回路311 〜313 、315 のトリガ素子であるNMOSトランジスタTNをオンさせるので、それらの電圧クランプ素子（サイリスタSCR ）がオンになって対応する電源系のVDD3パッド213 ・GND3パッド223 間および出力パッド28・GND3パッド223 間をそれぞれクランプし、サージ電流が流れる前に低抵抗電流経路を形成し、それぞれの電源系の電源端子・接地端子間に接続されている内部回路を保護する。
【００６６】
また、サージ電圧の入力が問題となる状態において、出力パッド28に正極性のサージ電圧が入力した時には、ESD 保護回路315 の電圧クランプ兼トリガ素子であるNMOSトランジスタTNにトリガがかかる。これにより、NMOSトランジスタがオンになり、出力パッド28・GND3パッド223 間にサージ電流を放電させ、対応する出力バッファ回路26を保護する。
【００６７】
これと同時に、ESD 保護回路315 によるサージ検出出力がトリガ信号線40を介して他のESD 保護回路311 〜314 のトリガ素子であるNMOSトランジスタTNをオンさせ、それらの電圧クランプ素子であるサイリスタSCR がオンされるので、対応する電源系の電源端子・接地端子間およびI/O パッド27・GND3間をそれぞれクランプし、サージ電流が流れる前に低抵抗電流経路を形成し、それぞれの電源系に対応する電源端子・接地端子間に接続されている内部回路を保護する。
【００６８】
したがって、第１の実施形態の静電気放電保護回路装置によれば、多電源を用いる半導体装置における各電源パッド間・各信号パッド間にそれぞれESD 保護回路を内蔵させなくても支障がなく、つまり、原理的に内部電源間や信号間の保護が不要になるので、チップ上における多数のESD 保護回路によるパターン占有面積を大幅に削減し、チップサイズを削減することが可能になる。
【００６９】
また、上記したような動作に際して、トリガされたサイリスタSCR は、それ自体の正帰還作用によってオン動作が維持されるので、トリガ入力用のPMOSトランジスタTP1 はサージ入力の印加直後からサイリスタSCR がトリガされるまでの短時間だけオンすればよい。しかも、トリガ入力用のPMOSトランジスタTP1 のゲート閾値電圧Vthpの絶対値は小さいので、低電圧トリガによるサイリスタSCR の起動が可能になる。
【００７０】
ところで、サージ入力源として代表的な複数のモデルとサージ入力波形について簡単に説明する。
【００７１】
図２（ａ）に示す人体モデル（ＨＢＭ）の場合には、サージ入力波形は小電流の単発波形である。
【００７２】
図２（ｂ）に示すマシンモデル（ＭＭ）の場合には、サージ入力波形は中電流の両極性の（サージ入力の極性が交互に反転する）振動波形である。
【００７３】
図２（ｃ）に示すパッケージ帯電モデル（ＣＤＭ）の場合には、サージ入力波形は高速大電流の両極性の振動波形である。
【００７４】
図３および図４は、図１の回路のマシンモデル（ＭＭ）での動作を説明するために、一部の回路を取り出してマシンモデル（ＭＭ）での動作波形の一例を示す回路図および波形図である。
【００７５】
図３に示す回路において、VDD1パッド211 ・VDD2パッド212 間にマシンモデル（ＭＭ）のサージ電圧入力が印加された場合、正極性のサージ電圧が入力した時にESD 保護回路311 がオン動作になって正のサージ電流（プラス電流）を図中に示す経路に流し、サージ電圧をクランプするので、それに対応する内部回路23を保護する。この後、逆極性のサージ電圧がVDD2パッド、VDD3パッド、I/O パッド27、出力パッド28のいずれかに入力した時、負のサージ電流（マイナス電流）を図中に示す経路に放電させてサージ電圧をクランプするので、それぞれ対応する内部回路（本例ではVDD2パッド212 ・GND2パッド222 間に接続されている内部回路24を図示している）を保護する。
【００７６】
即ち、第１の実施形態の静電気放電保護回路装置によれば、サージ入力源が人体モデル（ＨＢＭ）の場合に限らず、マシンモデル（ＭＭ）やパッケージ帯電モデル（ＣＤＭ）の場合にも良好な保護特性を実現し、信頼性を高めることが可能になり、極めて効果的である。
【００７７】
なお、第１の実施形態の静電気放電保護回路装置を実際のLSI （例えばASIC）に適用する場合には、使用トランジスタの閾値などの調整が必要になるが、トランジスタの閾値やチャネル幅Ｗ／チャネル長Ｌにより任意に変更可能であるので、設計の自由度が高く、有利である。
【００７８】
＜第１の実施形態の変形例＞
第１の実施形態で示した各ESD 保護回路は、それを内蔵するLSI が応用製品の基板に実装されるまでの間は予め保護動作状態に設定しておくことが望ましい。そこで、上記LSI に外部から供給される外部信号とか、LSI 内部の設定等により保護動作状態に設定可能なように構成することが望ましい。このような構成の３つの実施例について以下に説明する。
【００７９】
（実施例１）
図５は、図１に示したCMOS LSIに対して、外部信号によりESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す。
【００８０】
図５中、31i は複数個設けられたESD 保護回路(ESD) のうちの１つを代表的に示している。このESD 保護回路31i に接続されている共通トリガバイアス線30（積分回路29のR の一端）に外部端子51が接続されており、この外部端子51および接地線GND に両端が電気的に接続されたフューズ素子52がLSI 内に形成されている。
【００８１】
上記フューズ素子52がオン状態（初期状態）の場合は、共通トリガバイアス線30が接地電位であり、ESD 保護回路31i はオン状態（保護動作状態）に設定される。そして、このLSI が応用製品の基板に実装された後、LSI 外部から外部端子51と接地線GND との間にフューズ溶断電流が供給されてフューズ素子52がオフ状態にされた状態では、前記した第１の実施形態と同様の動作が可能になる。
【００８２】
（実施例２）
図６は、図１に示したCMOS LSIに対して、LSI 内部の設定によりESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す。
【００８３】
図６中、31i は複数個設けられたESD 保護回路(ESD) のうちの１つを代表的に示している。このESD 保護回路31i に接続されている共通トリガバイアス線30と任意の接地線GND との間に電気的に接続されたスイッチ素子（例えばNMOSFET ）54がLSI 内に形成されている。このスイッチ素子54は、LSI 外部あるいはLSI 内部から供給されるスイッチ制御信号によってオン／オフ状態が制御される。
【００８４】
上記スイッチ素子54がオン状態に制御されている場合は、共通トリガバイアス線30が接地電位であり、ESD 保護回路31i はオン状態（保護動作状態）に設定される。このLSI が応用製品の基板に実装された後、スイッチ素子54がオフ状態に制御された状態では、前記した第１の実施形態と同様の動作が可能になる。
【００８５】
なお、LSI 内部の電気的消去／再書き込みが可能な不揮発性メモリセル(EEPROM)等の手段を用いてスイッチ素子54をスイッチ制御するように構成することも可能である。
【００８６】
（実施例３）
図７は、図１に示したCMOS LSIに対して、LSI 実装時に内蔵のESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す。
【００８７】
図７中、31i は複数個設けられたESD 保護回路(ESD) のうちの１つを代表的に示している。このESD 保護回路31i に接続されている共通トリガバイアス線30に外部設定端子55が接続されており、この外部設定端子55と任意の接地線との間に電気的に接続されたプルダウン用の高抵抗素子56がLSI 内に形成されている。
【００８８】
初期状態では、共通トリガバイアス線30が接地電位であり、ESD 保護回路31iはオン状態（保護動作状態）に設定される。このLSI が応用製品の基板に実装される時、外部設定端子55が基板上の電源配線パターンに接続された状態では、共通トリガバイアス線30が電源電位になるので、前記した第１の実施形態と同様の動作が可能になる。
【００８９】
＜第２の実施形態＞
第１の実施形態では、交流(AC)的なサージ入力をあるESD 保護回路で検出した結果を保持回路で保持した電圧により残りのESD 保護回路にトリガをかけるAC的なトリガ方式を用いたが、これに限らず、AC的なサージ入力をあるESD 保護回路で検出した場合の保護回路内部ノードの直流(DC)電圧により残りのESD 保護回路にトリガをかけるDC的なトリガ方式を併用することも可能であり、その一例について以下に説明する。
【００９０】
図８は、本発明の第２の実施形態に係るCMOS LSIであって、図１に示した第１の実施形態に係るCMOS LSIに対して、DC的なトリガ方式を併用する構成を付加したCMOS LSIの一部を示す。
【００９１】
図８において、611 は複数個設けられたESD 保護回路(ESD) のうちで電圧クランプ素子としてSCR を用いるESD 保護回路の１つを代表的に示している。このESD 保護回路611 は、第１の実施形態における各ESD 保護回路311 〜314 と比べて、SCR トリガ用のNMOSトランジスタTNに対応して並列に接続された別の直流トリガ用のNMOSトランジスタTN2 が付加されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００９２】
615 は複数個設けられたESD 保護回路(ESD) のうちで電圧クランプ兼トリガ素子TNを用いるESD 保護回路の１つを代表的に示している。このESD 保護回路615は、第１の実施形態における各ESD 保護回路315 と比べて、トリガ素子TNに並列に接続された別の直流トリガ用のNMOSトランジスタTN2 が付加されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００９３】
電圧クランプ素子としてSCR を用いるESD 保護回路611 は、サージ検出時にSCR のNPN トランジスタQNのベース電位が上昇する点に着目し、上記SCR のNPN トランジスタQNのベースと全てのESD 保護回路611,615 の直流トリガ用NMOSトランジスタTN2 のゲートとを相互に接続するように直流トリガ線60を設けている。
【００９４】
上記構成によれば、電圧クランプ素子としてSCR を用いる複数のESD 保護回路611 のうちの任意のESD 保護回路によるサージ検出時にそのSCR のNPN トランジスタQNのベース電位（直流電位）が上昇し、この直流電位が直流トリガ線60を経て残りのESD 保護回路611,615 にトリガ信号として伝達される。
【００９５】
したがって、第１の実施形態におけるトリガ信号線40を用いたAC的なトリガ動作と上記直流トリガ線60を用いたDC的なトリガ動作の併用により、SCR に対するトリガ動作が確実に行われるようになり、ESD 保護動作が確実に行われる。
【００９６】
【発明の効果】
上述したように本発明の半導体装置によれば、低電源電圧化が進んでいるLSIにSCR を用いたESD 保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るSCR を用いたESD 保護回路装置を内蔵したCMOS LSIの一部を示す回路図。
【図２】サージ入力源が人体モデル（ＨＢＭ）、マシンモデル（ＭＭ）、パッケージ帯電モデル（ＣＤＭ）の場合のそれぞれのサージ入力波形の一例を示す図。
【図３】図１の回路のマシンモデル（ＭＭ）での動作を説明するために一部の回路を取り出して示す回路図。
【図４】図３の回路のマシンモデル（ＭＭ）での動作波形の一例を示す波形図。
【図５】図１のCMOS LSIに対して、外部信号によりESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す回路図。
【図６】図１のCMOS LSIに対して、LSI 内部の設定によりESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す回路図。
【図７】図１のCMOS LSIに対して、LSI 実装時にESD 保護回路を保護動作状態に設定可能にする構成を付加したCMOS LSIの一部を示す回路図。
【図８】本発明の第２の実施形態に係るCMOS LSIとして、第１の実施形態に係るCMOS LSIに対して、DC的なトリガ方式を併用する構成を付加したCMOS LSIの一部を示す回路図。
【図９】CMOS LSIの入力回路に接続されたSCR を用いたESD 保護回路の従来例１を示す等価回路図。
【図１０】CMOS LSIの入力回路に接続されたSCR を用いたESD 保護回路の従来例２を示す等価回路図。
【図１１】現在提案中の半導体装置の一例に係るCMOS LSIにおいてSCR を用いたESD 保護回路の適用例を示す回路図。
【図１２】図１１中の第１のESD 保護回路を示す等価回路図。
【図１３】図１１中のSCR の電圧・電流特性を概略的に示す特性図。
【符号の説明】
211 〜213 …VDD1パッド〜VDD3パッド、221 〜223 …GND1パッド〜GND3パッド、23…メイン内部回路、24…内部回路、25…I/O 回路、26…出力バッファ回路、27…I/O パッド、28…OUT パッド、29…積分回路、30…共通トリガバイアス線、311 〜315 …第１のESD 保護回路(ESD1)〜第５のESD 保護回路(ESD5)、32…逆方向電流吸収用のダイオード、33…共通放電線、34，35…寄生ダイオード素子、40…トリガ信号線、41…電位保持回路、SCR …サイリスタ（電圧クランプ素子）、QP…SCR のPNP トランジスタ、QN…SCR のNPN トランジスタ、TP1 …SCR トリガ用のPMOSトランジスタ、TN…SCR トリガ用のNMOSトランジスタ、TP2 …サージ検出用のPMOSトランジスタ、D …サージ検出用のダイオード。
Claims (12)
- 通常動作時に電源電位が供給される第１の外部端子と第１の接地端子の間に接続され、電圧クランプ素子およびトリガ回路およびサージ検出回路を有し、サージ検出出力ノードを有する第１の静電気保護回路と、
それぞれ通常動作時に電源電位が供給される複数の各第２の外部端子と複数の各第２の接地端子の間に接続され、それぞれ電圧クランプ素子およびトリガ回路およびサージ検出回路を有し、それぞれサージ検出出力ノードを有する複数の第２の静電気保護回路と、
前記第１の静電気保護回路および前記複数の第２の静電気保護回路の各サージ検出出力ノードを相互に接続し、前記第１の静電気保護回路および前記複数の第２の静電気保護回路のうちの任意の静電気保護回路のサージ検出出力を残りの静電気保護回路にトリガ信号として伝達させるトリガ信号線と、
前記第１の接地端子には直接に接続され、前記複数の各第２の接地端子に対して順方向の向きの寄生ダイオード素子および逆方向の向きの寄生ダイオード素子を並列に介して接続され、前記第１の静電気保護回路および前記複数の第２の静電気保護回路で共通に使用される共通放電線とを具備し、
前記各電圧クランプ素子は、対応する前記第１または第２の外部端子と第１または第２の接地端子の間にアノード・カソード間が接続され、PNP トランジスタおよびNPN トランジスタからなるESD 保護用のSCR が用いられてなり、
前記各トリガ回路は、対応する前記第１または第２の外部端子と前記NPN トランジスタのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が対応する前記第１または第２の外部端子に接続され、ゲートが共通トリガバイアス線に接続されたSCR トリガ用の第１のPMOSトランジスタと、前記PNP トランジスタのベースと対応する前記第１または第２の接地端子の間にドレイン・ソース間が接続され、ソース・基板領域同士が前記第１または第２の接地端子に接続され、ゲートが前記トリガ信号線に電気的に接続されたSCR トリガ用のNMOSトランジスタとからなり、
前記各サージ検出回路は、ソース・基板領域同士が前記第１または第２の外部端子に接続され、ゲートが前記共通トリガバイアス線に接続されたサージ検出用の第２のPMOSトランジスタおよび第２のPMOSトランジスタのドレインと前記トリガ信号線との間に順方向の向きに接続されたダイオード
とからなることを特徴とする静電気放電保護回路装置。 - 前記第１の外部端子から電気的に分離された信号出力用の第３の外部端子と前記複数の第２の接地端子のうちのいずれかの接地端子との間に接続された電圧クランプ兼トリガ素子およびサージ検出回路を有し、前記サージ検出回路の出力ノードが前記トリガ信号線に接続された第３の静電気保護回路をさらに具備し、
前記電圧クランプ兼トリガ素子は、前記第３の外部端子と前記接地端子の間にドレイン・ソース間が接続され、ソース・基板領域同士が前記接地端子に接続され、ゲートが前記トリガ信号線に電気的に接続された NMOS トランジスタからなり、
前記サージ検出回路は、ソース・基板領域同士が前記第３の外部端子に接続されたサージ検出用の PMOS トランジスタおよびサージ検出用の PMOS トランジスタのドレインと前記トリガ信号線との間に順方向の向きに接続されたダイオード
からなることを特徴とする請求項１記載の静電気放電保護回路装置。 - 前記第１の外部端子および前記複数の第２の外部端子のうちで最高電位が印加される外部端子と対応する接地端子との間に接続され、出力ノードが前記共通トリガバイアス線に接続された積分回路
をさらに具備することを特徴とする請求項１又は２記載の静電気放電保護回路装置。 - 前記トリガ信号線に接続され、装置電源投入時における前記トリガ信号線の電位を一定に保持する電位保持回路をさらに具備することを特徴とする請求項１記載の静電気放電保護回路装置。
- 前記電位保持回路は、
前記トリガ信号線と前記共通放電線との間に接続された電荷保持用の容量素子と、
前記トリガ信号線と前記共通放電線との間に接続され、装置電源投入時に前記トリガ信号が発生することを防止する時定数を前記容量素子とともに有し、前記容量素子の保持電荷を放電する抵抗素子と、
前記トリガ信号線と前記共通放電線との間に接続された電圧リミッタ素子
とを具備することを特徴とする請求項４記載の静電気放電保護回路装置。 - 前記共通トリガバイアス線と接地線との間に接続され、前記第１の静電気保護回路および前記複数の第２の静電気保護回路を内蔵する半導体集積回路装置の外部から供給される外部信号あるいは前記半導体集積回路装置の内部の設定により、予め前記共通トリガバイアス線を接地電位に設定して、前記第１の静電気保護回路および前記複数の第２の静電気保護回路を保護動作可能状態に設定する回路をさらに具備したことを特徴とする請求項１記載の静電気放電保護回路装置。
- 前記保護動作可能状態に設定する回路は、前記共通トリガバイアス線と接地線との間に接続されたフューズ素子からなり、
前記フューズ素子は、前記半導体集積回路装置が応用製品の基板に実装された後に、半導体集積回路装置の外部から溶断されることを特徴とする請求項６記載の静電気放電保護回路装置。 - 前記保護動作可能状態に設定する回路は、前記共通トリガバイアス線と接地線との間に接続されたスイッチ素子からなり、
前記スイッチ素子は、前記半導体集積回路装置が応用製品の基板に実装されるまではオン状態に制御され、前記半導体集積回路装置が応用製品の基板に実装された後はオフ状態に制御されることを特徴とする請求項６記載の静電気放電保護回路装置。 - 前記保護動作可能状態に設定する回路は、前記共通トリガバイアス線に接続された外部設定端子と、前記外部設定端子と接地線との間に接続されたプルダウン用抵抗素子とからなり、
前記半導体集積回路装置が応用製品の基板に実装される際に前記外部設定端子が前記基板の電源配線パターンに接続されることを特徴とする請求項６記載の静電気放電保護回路装置。 - 前記第１の静電気保護回路および前記複数の第２の静電気保護回路は、同一の半導体集積回路装置内に形成されており、前記第１の静電気保護回路および前記複数の第２の静電気保護回路のうちで最初に静電気が印加されたことを検出した静電気保護回路のサージ検出回路の出力が前記トリガ信号線を介して残りの静電気保護回路のトリガ入力として供給されることを特徴とする請求項１記載の静電気放電保護回路装置。
- 前記第１の静電気保護回路および前記複数の第２の静電気保護回路のSCR トリガ用の前記各NMOSトランジスタのドレイン・ソースに対応してドレイン・ソースが並列に接続された複数の直流トリガ用のNMOSトランジスタと、
前記第１の静電気放電保護回路および前記複数の第２の静電気保護回路のうちの任意の静電気保護回路における前記SCR の前記NPN トランジスタのベース電位を残りの静電気保護回路における前記複数の直流トリガ用の各NMOSトランジスタのゲートに伝達させる直流トリガ線
をさらに具備することを特徴とする請求項１記載の静電気放電保護回路装置。 - 前記第１の静電気放電保護回路および前記複数の第２の静電気放電保護回路のSCR トリガ用の前記NMOSトランジスタのドレイン・ソースに対応してドレイン・ソースが並列に接続され、前記第３の静電気放電保護回路の電圧クランプ兼トリガ素子用のNMOSトランジスタのドレイン・ソースに並列にドレイン・ソースが接続された複数の直流トリガ用のNMOSトランジスタと、
前記第１の静電気放電保護回路および前記複数の第２の静電気保護回路のうちの任意の静電気保護回路における前記SCR の前記NPN トランジスタのベース電位を残りの静電気保護回路における前記直流トリガ用のNMOSトランジスタのゲートに伝達させる直流トリガ線
をさらに具備することを特徴とする請求項２記載の静電気放電保護回路装置。
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