JP5719126B2

JP5719126B2 - 内部回路と静電保護回路を具備する半導体集積回路

Info

Publication number: JP5719126B2
Application number: JP2010137346A
Authority: JP
Inventors: 博文林
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-06-16
Filing date: 2010-06-16
Publication date: 2015-05-13
Anticipated expiration: 2030-06-16
Also published as: KR20110137242A; US8416544B2; JP2012004301A; KR101775733B1; US20110310515A1

Description

本発明は、内部回路と静電保護回路を具備する半導体集積回路に関し、特に電源電圧の分離数や接地電圧の分離数の増大による静電保護回路の回路数もしくは静電保護素子数の増大を軽減するのに有効な技術に関するものである。

従来から、半導体集積回路を静電放電(ＥＳＤ：Electrostatic Discharge)による破壊から保護するために、半導体集積回路はＥＳＤ保護回路を具備するものである。

一方、半導体集積回路は、高速化のためのトランジスタの微細化によって内部回路の電源電圧は低電圧化されるのに対して、半導体集積回路外部と比較的高い電圧レベルの入出力信号の入出力のための入出力回路(Ｉ／Ｏ回路)には比較的高い電源電圧が供給される。また、微細化トランジスタで構成されたデジタル論理回路の内部回路には比較的低い電源電圧が供給されるのに対して、アナログ／デジタル変換器やデジタル／アナログ変換器等のアナログ回路には比較的高い電源電圧が供給される。

このように、半導体集積回路の内部には、電源電圧が相違するだけではなく、回路動作の相違する複数の内部回路が集積化される。また、大規模半導体集積回路では、雑音のカップリングや電源やグランドの変動を防止するために、電源端子や接地端子が分離される。

下記非特許文献１と下記非特許文献２には、電源電圧が２．５Ｖ、３Ｖ、５Ｖと３種類のＣＭＯＳＩＣの内部回路のＥＳＤ破壊を防止するための全チップＥＳＤ保護方式が記載されている。この方式では、接地電圧が供給される第２のＥＳＤバスに双方向ＥＳＤ接続セルを介して２．５Ｖ系内部回路と３Ｖ系内部回路と５Ｖ系内部回路とが接続され、２．５Ｖの電源電圧が供給される第１のＥＳＤバスに双方向ＥＳＤ接続セルを介して２．５Ｖ系内部回路が接続され、３Ｖの電源電圧が供給される第４のＥＳＤバスに双方向ＥＳＤ接続セルを介して３Ｖ系内部回路が接続され、５Ｖの電源電圧が供給される第３のＥＳＤバスには双方向ＥＳＤ接続セルを介して５Ｖ系内部回路が接続される。また２．５Ｖの電源電圧が供給される第１のＥＳＤバスと接地電圧が供給される第２のＥＳＤバスとの間にＥＳＤクランプセルが接続され、２．５Ｖの電源電圧が供給される第１のＥＳＤバスと３Ｖの電源電圧が供給される第４のＥＳＤバスとの間にＥＳＤクランプセルが接続され、３Ｖの電源電圧が供給される第４のＥＳＤバスと接地電圧が供給される第２のＥＳＤバスとの間にＥＳＤクランプセルが接続され、３Ｖの電源電圧が供給される第４のＥＳＤバスと５Ｖの電源電圧が供給される第３のＥＳＤバスとの間にＥＳＤクランプセルが接続され、５Ｖの電源電圧が供給される第３のＥＳＤバスと接地電圧が供給される第２のＥＳＤバスとの間にＥＳＤクランプセルが接続される。

Ｍｉｎｇ−ＤｏｕＫｅｒｅｔａｌ， "Ｗｈｏｌｅ−ＣｈｉｐＥＳＤＰｒｏｔｅｃｔｉｏｎＳｔｒａｔｅｇｙｆｏｒＣＭＯＳＩＣ‘ｓｗｉｔｈＭｕｌｔｉｐｌｅＭｉｘｅｄ−ＶｏｌｔａｇｅＰｏｗｅｒＰｉｎｓ"，１９９９ＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙ，Ｓｙｓｔｅｍｓ，ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ，ＰＰ．２９８−３０１．Ｍｉｎｇ−ＤｏｕＫｅｒｅｔａｌ， "ＥＳＤＢＵＳＥＳＦＯＲＷＨＯＬＥ−ＣＨＩＰＥＳＤＰＲＯＴＥＣＴＩＯＮ"，Ｐｒｏｃｃｅｅｄｉｎｇｓｏｆｔｈｅ１９９９ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ，Ｖｏｌｕｍｅ１，ＰＰ．５４５−５４８．

本発明者等は本発明に先立って、多機能で多種類の内部回路を内蔵して外部から多種類の電源電圧が供給される半導体集積回路の開発に従事した。特に、この半導体集積回路の開発においては、多種類の電源電圧が供給される多種類の内部回路の保護のためのＥＳＤ保護回路の開発が必要とされた。

また、車載用のパワートレイン駆動系等の集積回路においては複数系統のドライバ回路が内蔵されており、それぞれ相違する電圧レベルの電源電圧が印加されることが要求されている。

図１は、本発明に先立って本発明者等によって検討された３種類の電源電圧と３種類の接地電圧とが供給可能な半導体集積回路の構成を示す図である。

図１に示した半導体集積回路１は、第１の内部回路１１と第２の内部回路１２と第３の内部回路１３とを具備する。更に図１に示した半導体集積回路１は、第１の電源電圧供給端子２１と第２の電源電圧供給端子２２と第３の電源電圧供給端子２３と第１の接地電圧供給端子３１と第２の接地電圧供給端子３２と第３の接地電圧供給端子３３とを具備する。

第１の電源電圧供給端子２１には半導体集積回路１の外部からの第１の電源電圧Ｖdd1が供給可能とされ、第１の接地電圧供給端子３１には半導体集積回路１の外部からの第１の接地電圧Ｖss1が供給可能とされ、第１の内部回路１１は第１の電源電圧Ｖdd1と第１の接地電圧Ｖss1の間の電位差によって動作可能とされている。

第２の電源電圧供給端子２２には半導体集積回路１の外部からの第２の電源電圧Ｖdd2が供給可能とされ、第２の接地電圧供給端子３２には半導体集積回路１の外部からの第２の接地電圧Ｖss2が供給可能とされ、第２の内部回路１２は第２の電源電圧Ｖdd2と第２の接地電圧Ｖss2の間の電位差によって動作可能とされている。

第３の電源電圧供給端子２３には半導体集積回路１の外部からの第３の電源電圧Ｖdd3が供給可能とされ、第３の接地電圧供給端子３３には半導体集積回路１の外部からの第３の接地電圧Ｖss3が供給可能とされ、第３の内部回路１３は第３の電源電圧Ｖdd3と第３の接地電圧Ｖss3の間の電位差によって動作可能とされている。

第１の電源電圧供給端子２１と第２の電源電圧供給端子２２との間には第１の電源側静電保護回路４１が接続され、第１の電源側静電保護回路４１は第１の電源電圧供給端子２１と第２の電源電圧供給端子２２との間の電位差の上昇を所定の第１の電源側電位差にクランプすることで、第１の内部回路１１と第２の内部回路１２とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第２の電源電圧供給端子２２と第３の電源電圧供給端子２３との間には第２の電源側静電保護回路４２が接続され、第２の電源側静電保護回路４２は第２の電源電圧供給端子２２と第３の電源電圧供給端子２３との間の電位差の上昇を所定の第２の電源側電位差にクランプすることで、第２の内部回路１２と第３の内部回路１３とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第３の電源電圧供給端子２３と第１の電源電圧供給端子２１との間には第３の電源側静電保護回路４３が接続され、第３の電源側静電保護回路４３は第３の電源電圧供給端子２３と第１の電源電圧供給端子２１との間の電位差の上昇を所定の第３の電源側電位差にクランプすることで、第３の内部回路１３と第１の内部回路１１とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第１の接地電圧供給端子３１と第２の接地電圧供給端子３２との間には第１の接地側静電保護回路５１が接続され、第１の接地側静電保護回路５１は第１の接地電圧供給端子３１と第２の接地電圧供給端子３２との間の電位差の上昇を所定の第１の接地側電位差にクランプすることで、第１の内部回路１１と第２の内部回路１２とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第２の接地電圧供給端子３２と第３の接地電圧供給端子３３との間には第２の接地側静電保護回路５２が接続され、第２の接地側静電保護回路５２は第２の接地電圧供給端子３２と第３の接地電圧供給端子３３との間の電位差の上昇を所定の第２の接地側電位差にクランプすることで、第２の内部回路１２と第３の内部回路１３とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第３の接地電圧供給端子３３と第１の接地電圧供給端子３１との間には第３の接地側静電保護回路５３が接続され、第３の接地側静電保護回路５３は第３の接地電圧供給端子３３と第１の接地電圧供給端子３１との間の電位差の上昇を所定の第３の接地側電位差にクランプすることで、第３の内部回路１３と第１の内部回路１１とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

図２は、本発明に先立って本発明者等によって検討された４種類の電源電圧と４種類の接地電圧とが供給可能な半導体集積回路の構成を示す図である。

図２に示した半導体集積回路１は、第１の内部回路１１と第２の内部回路１２と第３の内部回路１３と第４の内部回路１４とを具備する。更に図２に示した半導体集積回路１は、第１の電源電圧供給端子２１と第２の電源電圧供給端子２２と第３の電源電圧供給端子２３と第４の電源電圧供給端子２４と第１の接地電圧供給端子３１と第２の接地電圧供給端子３２と第３の接地電圧供給端子３３と第４の接地電圧供給端子３４とを具備する。

第４の電源電圧供給端子２４には半導体集積回路１の外部からの第４の電源電圧Ｖdd4が供給可能とされ、第４の接地電圧供給端子３４には半導体集積回路１の外部からの第４の接地電圧Ｖss4が供給可能とされ、第４の内部回路１４は第４の電源電圧Ｖdd4と第４の接地電圧Ｖss4の間の電位差によって動作可能とされている。

第３の電源電圧供給端子２３と第４の電源電圧供給端子２４との間には第３の電源側静電保護回路４３が接続され、第３の電源側静電保護回路４３は第３の電源電圧供給端子２３と第４の電源電圧供給端子２４との間の電位差の上昇を所定の第３の電源側電位差にクランプすることで、第３の内部回路１３と第４の内部回路１４とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第４の電源電圧供給端子２４と第１の電源電圧供給端子２１との間には第４の電源側静電保護回路４４が接続され、第４の電源側静電保護回路４４は第４の電源電圧供給端子２４と第１の電源電圧供給端子２１との間の電位差の上昇を所定の第４の電源側電位差にクランプすることで、第４の内部回路１４と第１の内部回路１１とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第１の電源電圧供給端子２１と第３の電源電圧供給端子２３との間には第５の電源側静電保護回路４５が接続され、第５の電源側静電保護回路４５は第１の電源電圧供給端子２１と第３の電源電圧供給端子２３との間の電位差の上昇を所定の第５の電源側電位差にクランプすることで、第１の内部回路１１と第３の内部回路１３とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第２の電源電圧供給端子２２と第４の電源電圧供給端子２４との間には第６の電源側静電保護回路４６が接続され、第６の電源側静電保護回路４６は第２の電源電圧供給端子２２と第４の電源電圧供給端子２４との間の電位差の上昇を所定の第２の電源側電位差にクランプすることで、第２の内部回路１２と第４の内部回路１４とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第３の接地電圧供給端子３３と第４の接地電圧供給端子３４との間には第３の接地側静電保護回路５３が接続され、第３の接地側静電保護回路５３は第３の接地電圧供給端子３３と第４の接地電圧供給端子３４との間の電位差の上昇を所定の第３の接地側電位差にクランプすることで、第３の内部回路１３と第４の内部回路１４とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第４の接地電圧供給端子３４と第１の接地電圧供給端子３１との間には第４の接地側静電保護回路５４が接続され、第４の接地側静電保護回路５４は第４の接地電圧供給端子３４と第１の接地電圧供給端子３１との間の電位差の上昇を所定の第４の接地側電位差にクランプすることで、第４の内部回路１４と第１の内部回路１１とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第１の接地電圧供給端子３１と第３の接地電圧供給端子３３との間には第５の接地側静電保護回路５５が接続され、第５の接地側静電保護回路５５は第１の接地電圧供給端子３１と第３の接地電圧供給端子３３との間の電位差の上昇を所定の第５の電源側電位差にクランプすることで、第１の内部回路１１と第３の内部回路１３とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

第２の接地電圧供給端子３２と第４の接地電圧供給端子３４との間には第６の接地側静電保護回路５６が接続され、第６の接地側静電保護回路５６は第２の接地電圧供給端子３２と第４の接地電圧供給端子３４との間の電位差の上昇を所定の第２の電源側電位差にクランプすることで、第２の内部回路１２と第４の内部回路１４とのいずれか一方に過大な外部サージ電圧が供給されることを防止するものである。

図３は、図１に示した本発明に先立って本発明者等によって検討された３種類の電源電圧と３種類の接地電圧が供給可能な半導体集積回路１に含まれた第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３と第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３の構成を示す図である。

図３に示すように、第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３の各保護回路は、バックツーバック接続形態に接続された２個のＰＮ接合ダイオードによって構成されている。従って、所定の第１と第２と第３の電源側クランプ電位差は、１個目のＰＮ接合ダイオードの順方向電圧Ｖfと２個目のＰＮ接合ダイオードの逆方向ブレークダウン電圧ＢＶとの加算電圧Ｖf＋ＢＶとなる。

図３に示すように、第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３の各保護回路は、相互に逆方向に並列接続された２個のＰＮ接合ダイオードによって構成されている。従って、所定の第１と第２と第３の接地側クランプ電位差は、ＰＮ接合ダイオードの順方向電圧Ｖfとなる。

また、図３に示すように３種類の電源電圧と３種類の接地電圧が供給可能な半導体集積回路１に含まれる全ての静電保護回路のＰＮ接合ダイオードの総数は、１２個となることが理解される。

図４は、図２に示した本発明に先立って本発明者等によって検討された４種類の電源電圧と４種類の接地電圧が供給可能な半導体集積回路１に含まれた第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３と第４の電源側静電保護回路４４と第５の電源側静電保護回路４５と第６の電源側静電保護回路４６と第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３と第４の接地側静電保護回路５４と第５の接地側静電保護回路５５と第６の接地側静電保護回路５６の構成を示す図である。

図４に示すように、第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３と第４の電源側静電保護回路４４と第５の電源側静電保護回路４５と第６の電源側静電保護回路４６の各保護回路は、バックツーバック接続形態に接続された２個のＰＮ接合ダイオードによって構成されている。従って、所定の第１と第２と第３と第４と第５と第６の電源側クランプ電位差は、１個目のＰＮ接合ダイオードの順方向電圧Ｖfと２個目のＰＮ接合ダイオードの逆方向ブレークダウン電圧ＢＶとの加算電圧Ｖf＋ＢＶとなる。

図４に示すように、第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３と第４の接地側静電保護回路５４と第５の接地側静電保護回路５５と第６の接地側静電保護回路５６の各保護回路は、相互に逆方向に並列接続された２個のＰＮ接合ダイオードによって構成されている。従って、所定の第１と第２と第３と第４と第５と第６の接地側クランプ電位差は、ＰＮ接合ダイオードの順方向電圧Ｖfとなる。

また、図４に示すように４種類の電源電圧と４種類の接地電圧が供給可能な半導体集積回路１に含まれる全ての静電保護回路のＰＮ接合ダイオードの総数は、２４個となることが理解される。

このように、図３に示した３種類の電源電圧と３種類の接地電圧が供給可能な半導体集積回路１の全ての静電保護回路のＰＮ接合ダイオードの総数が１２個であったのに対して、図４に示した４種類の電源電圧と４種類の接地電圧が供給可能な半導体集積回路１の全ての静電保護回路のＰＮ接合ダイオードの総数が２４個と大幅に増加したことが理解される。

更に本発明者等による検討の結果、５種類の電源電圧と５種類の接地電圧が供給可能な半導体集積回路１の場合には、全ての静電保護回路のＰＮ接合ダイオードの総数は４０個となり、また６種類の電源電圧と６種類の接地電圧が供給可能な半導体集積回路１の全ての静電保護回路のＰＮ接合ダイオードの総数は６０個となることが明らかとされた。

一方、近年の大規模半導体集積回路には、極めて多数の動作機能の集積化が要求されている。その結果、
多種の電源電圧と多種の接地電圧とが要求され、多種の電源電圧間の分離や多種の接地電圧の分離が必要とされる。このような傾向において、電源電圧の分離数や接地電圧の分離数の増大により従来の静電保護回路に必要とされる静電保護素子数の増大は急激に増大するものである。最近開発された大規模半導体集積回路では、バッテリ電圧の分離数が５個、電源電圧の分離数が７個、接地電圧の分離数が９個と言うケースでは、全ての静電保護回路の半導体チップ占有面積が略２０％となって、静電保護回路の半導体チップ占有面積が無視できないものとなっている。

本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。

従って、本発明の目的とするところは、電源電圧の分離数や接地電圧の分離数の増大により静電保護回路の回路数もしくは静電保護素子数の増大を軽減することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、本発明の代表的な実施の形態による半導体集積回路(１)は、外部から電圧レベルが相互に相違する動作電圧が供給可能な第１と第２と第３の動作電圧供給端子(２１、２２、２３)と、第１と第２と第３の内部回路(１１、１２、１３)と、第１と第２と第３の静電保護回路(４１、４２、４３)と、接続中点(Ｃｄ)とを具備する。

前記第１と第２と第３の内部回路(１１、１２、１３)は、第１と第２と第３の動作電圧供給端子(２１、２２、２３)にそれぞれ供給される第１と第２と第３の動作電圧(Ｖdd1、Ｖdd2、Ｖdd3)によってそれぞれ動作する。

前記第１の静電保護回路(４１)は前記第１の動作電圧供給端子(２１)と前記接続中点(Ｃｄ)の間に接続され、前記第２の静電保護回路(４２)は前記第２の動作電圧供給端子(２２)と前記接続中点(Ｃｄ)の間に接続され、前記第３の静電保護回路(４３)は前記第３の動作電圧供給端子(２３)と前記接続中点(Ｃｄ)の間に接続される。

従って、第１と第２と第３の静電保護回路(４１、４２、４３)は、従来のようにΔ(デルタ)接続されるのではなく、前記接続中点(Ｃｄ)に関してＹ(スター)接続される(図５参照)。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明によれば、電源電圧の分離数や接地電圧の分離数の増大により静電保護回路の回路数もしくは静電保護素子数の増大を軽減することができる。

図１は、本発明に先立って本発明者等によって検討された３種類の電源電圧と３種類の接地電圧とが供給可能な半導体集積回路の構成を示す図である。図２は、本発明に先立って本発明者等によって検討された４種類の電源電圧と４種類の接地電圧とが供給可能な半導体集積回路の構成を示す図である。図３は、図１に示した本発明に先立って本発明者等によって検討された３種類の電源電圧と３種類の接地電圧が供給可能な半導体集積回路１に含まれた第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３と第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３の構成を示す図である。図４は、図２に示した本発明に先立って本発明者等によって検討された４種類の電源電圧と４種類の接地電圧が供給可能な半導体集積回路１に含まれた第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３と第４の電源側静電保護回路４４と第５の電源側静電保護回路４５と第６の電源側静電保護回路４６と第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３と第４の接地側静電保護回路５４と第５の接地側静電保護回路５５と第６の接地側静電保護回路５６の構成を示す図である。図５は、３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態１による半導体集積回路１の構成を示す図である。図６は、４種類の電源電圧と４種類の接地電圧が供給可能な本発明の実施の形態２による半導体集積回路１の構成を示す図である。図７は、図５に示した３種類の電源電圧と３種類の接地電圧とが供給可能な本発明の実施の形態１による半導体集積回路１に含まれた第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３と第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３の構成を示す図である。図８は、図７に示した３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態２による半導体集積回路１に追加された第４の電源側静電保護回路４４と第４の接地側静電保護回路５４の構成を示す図である。図９は、３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態３による半導体集積回路１の構成を示す図である。図１０は、４種類の電源電圧と４種類の接地電圧とが供給可能な本発明の実施の形態３による半導体集積回路１の構成を示す図である。図１１は、図５、図７、図９を参照して説明した本発明の実施の形態１もしくは本発明の実施の形態３による半導体集積回路１の電源側接続中点Ｃｄと接地側接続中点Ｃｓとの構成を説明する図である。図１２は、図６、図８、図１０を参照して説明した本発明の実施の形態２もしくは本発明の実施の形態４による半導体集積回路１の電源側接続中点Ｃｄと接地側接続中点Ｃｓとの構成を説明する図である。図１３は、３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態７による半導体集積回路１の構成を示す図である。図１４は、４種類の電源電圧と４種類の接地電圧とが供給可能な本発明の実施の形態８による半導体集積回路１の構成を示す図である。図１５は、図１３に示した３種類の電源電圧と３種類の接地電圧とが供給可能な本発明の実施の形態７による半導体集積回路１に含まれた第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３と第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３の構成を示す図である。図１６は、図１４に示した４種類の電源電圧と４種類の接地電圧とが供給可能な本発明の実施の形態８による半導体集積回路１に追加された第４の電源側静電保護回路４４と第４の接地側静電保護回路５４の構成を示す図である。

１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態は、半導体集積回路の外部から電圧レベルが相互に相違する動作電圧が供給可能な第１の動作電圧供給端子(２１)と第２の動作電圧供給端子(２２)と第３の動作電圧供給端子(２３)と、第１の内部回路(１１)と第２の内部回路(１２)と第３の内部回路(１３)と、第１の静電保護回路(４１)と第２の静電保護回路(４２)と第３の静電保護回路(４３)と、接続中点(Ｃｄ)とを具備する半導体集積回路(１)である。

前記第１の内部回路(１１)は前記第１の動作電圧供給端子(２１)から供給される第１の動作電圧(Ｖdd1)によって動作可能とされ、前記第２の内部回路(１２)は前記第２の動作電圧供給端子(２２)から供給される第２の動作電圧(Ｖdd2)によって動作可能とされ、前記第３の内部回路(１３)は前記第３の動作電圧供給端子(２３)から供給される第３の動作電圧(Ｖdd3)によって動作可能とされる。

前記第１の静電保護回路(４１)は前記第１の動作電圧供給端子(２１)と前記接続中点(Ｃｄ)の間に接続され、前記第２の静電保護回路(４２)は前記第２の動作電圧供給端子(２２)と前記接続中点(Ｃｄ)の間に接続され、前記第３の静電保護回路(４３)は前記第３の動作電圧供給端子(２３)と前記接続中点(Ｃｄ)の間に接続されたことを特徴とする(図５参照)。

前記実施の形態によれば、電源電圧の分離数や接地電圧の分離数の増大により静電保護回路の回路数もしくは静電保護素子数の増大を軽減することが可能となる。

好適な実施の形態では、前記第１の静電保護回路(４１)は前記第１の動作電圧供給端子(２１)と前記接続中点(Ｃｄ)との間の電位差の上昇を第１の動作電位差にクランプする第１の電圧クランプ素子を含み、前記第２の静電保護回路(４２)は前記第２の動作電圧供給端子(２２)と前記接続中点(Ｃｄ)との間の電位差の上昇を第２の動作電位差にクランプする第２の電圧クランプ素子を含み、前記第３の静電保護回路(４３)は前記第３の動作電圧供給端子(２３)と前記接続中点(Ｃｄ)との間の電位差の上昇を第３の動作電位差にクランプする第３の電圧クランプ素子を含むことを特徴とする(図７参照)。

他の好適な実施の形態では、前記接続中点(Ｃｄ)と接地電位点(Ｃｓ)とは、電流経路を介して電気的に接続されたことを特徴とする(図５参照)。

更に他の好適な実施の形態では、前記第１の内部回路(１１)は前記半導体集積回路(１)の内部で第１番目に微細化されたトランジスタを含み、前記第２の内部回路(１２)は前記半導体集積回路(１)の内部で第２番目に微細化されたトランジスタを含み、前記第３の内部回路(１３)は前記半導体集積回路(１)の内部で第３番目に微細化されたトランジスタを含む。

前記第１の動作電圧供給端子(２１)に供給される前記第１の動作電圧(Ｖdd1)の電圧レベルよりも前記第２の動作電圧供給端子(２２)に供給される前記第２の動作電圧(Ｖdd2)の電圧レベルが高いレベルに設定され、前記第２の動作電圧供給端子(２２)に供給される前記第２の動作電圧(Ｖdd2)の前記電圧レベルよりも前記第３の動作電圧供給端子(２３)に供給される前記第３の動作電圧(Ｖdd3)の電圧レベルが高いレベルに設定されたことを特徴とする(図５参照)。

より好適な実施の形態では、前記第１の静電保護回路(４１)による前記第１の動作電位差よりも前記第２の静電保護回路(４２)による前記第２の動作電位差は大きな値に設定され、前記第２の静電保護回路(４２)による前記第２の動作電位差よりも前記第３の静電保護回路(４３)による前記第３の動作電位差は大きな値に設定されたことを特徴とする(図９参照)。

他のより好適な実施の形態では、前記接続中点(Ｃｄ)と前記接地電位点(Ｃｓ)とは前記電流経路の電源・接地間静電保護回路(６)を介して電気的に接続されたことを特徴とする(図５参照)。

更に他のより好適な実施の形態では、前記第１の静電保護回路(４１)に含まれた前記第１の電圧クランプ素子の接続個数よりも前記第２の静電保護回路(４２)に含まれた前記第２の電圧クランプ素子の接続個数が大きな値に設定され、前記第２の静電保護回路(４２)に含まれた前記第２の電圧クランプ素子の接続個数よりも前記第３の静電保護回路(４３)に含まれた前記第３の電圧クランプ素子の接続個数が大きな値に設定されたことを特徴とする(図９参照)。

具体的な実施の形態では、前記第１の静電保護回路(４１)に含まれた前記第１の電圧クランプ素子と前記第２の静電保護回路(４２)に含まれた前記第２の電圧クランプ素子と前記第３の静電保護回路(４３)に含まれた前記第３の電圧クランプ素子とは、ＰＮ接合ダイオードであることを特徴とする(図９参照)。

より具体的な実施の形態では、前記第１の静電保護回路(４１)に含まれた前記第１の電圧クランプ素子と前記第２の静電保護回路(４２)に含まれた前記第２の電圧クランプ素子と前記第３の静電保護回路(４３)に含まれた前記第３の電圧クランプ素子とは、トランジスタであることを特徴とする。

最も具体的な実施の形態では、前記接続中点(Ｃｄ)は、複数の電流制限素子(Ｒｄ１２、Ｒｄ２３、Ｒｄ１３)のリング接続によって構成されたことを特徴とする(図１１参照)。

〔２〕本発明の別の観点の代表的な実施の形態は、第１の電源電圧供給端子(２１)と第２の電源電圧供給端子(２２)と第３の電源電圧供給端子(２３)と、第１の接地電圧供給端子(３１)と第２の接地電圧供給端子(３２)と第３の接地電圧供給端子(３３)と、第１の内部回路(１１)と第２の内部回路(１２)と第３の内部回路(１３)と、第１の電源側静電保護回路(４１)と第２の電源側静電保護回路(４２)と第３の電源側静電保護回路(４３)と、第１の接地側静電保護回路(５１)と第２の接地側静電保護回路(５２)と第３の接地側静電保護回路(５３)と、電源側接続中点(Ｃｄ)と接地側接続中点(Ｃｓ)とを具備する半導体集積回路(１)である。

前記第１の内部回路(１１)は前記第１の電源電圧供給端子(２１)と前記第１の接地電圧供給端子(３１)とからそれぞれ供給される第１の電源電圧(Ｖdd1)と第１の接地電圧(Ｖss1)とによって動作可能とされ、前記第２の内部回路(１２)は前記第２の電源電圧供給端子(２２)と前記第２の接地電圧供給端子(３２)とからそれぞれ供給される第２の電源電圧(Ｖdd2)と第２の接地電圧(Ｖss2)とによって動作可能とされ、前記第３の内部回路(１３)は前記第３の電源電圧供給端子(２３)と前記第３の接地電圧供給端子(３３)とからそれぞれ供給される第３の動作電圧(Ｖdd3)と第３の接地電圧(Ｖss3)とによって動作可能とされる。

前記第１の電源側静電保護回路(４１)は前記第１の電源電圧供給端子(２１)と前記電源側接続中点(Ｃｄ)の間に接続され、前記第２の電源側静電保護回路(４２)は前記第２の電源電圧供給端子(２２)と前記電源側接続中点(Ｃｄ)の間に接続され、前記第３の電源側静電保護回路(４３)は前記第３の電源電圧供給端子(２３)と前記電源側接続中点(Ｃｄ)の間に接続される。

前記第１の接地側静電保護回路(５１)は前記第１の接地電圧供給端子(３１)と前記接地側接続中点(Ｃｓ)の間に接続され、前記第２の接地側静電保護回路(５２)は前記第２の接地電圧供給端子(３２)と前記接地側接続中点(Ｃｓ)の間に接続され、前記第３の接地側静電保護回路(５３)は前記第３の接地電圧供給端子(３３)と前記接地側接続中点(Ｃｓ)の間に接続されたことを特徴とする(図５参照)。

好適な実施の形態では、前記第１の電源側静電保護回路(４１)は前記第１の電源電圧供給端子(２１)と前記電源側接続中点(Ｃｄ)との間の電位差の上昇を第１の電源側電位差にクランプする第１の電源側電圧クランプ素子を含み、前記第２の電源側静電保護回路(４２)は前記第２の電源電圧供給端子(２２)と前記電源側接続中点(Ｃｄ)との間の電位差の上昇を第２の電源側電位差にクランプする第２の電源側電圧クランプ素子を含み、前記第３の電源側静電保護回路(４３)は前記第３の電源電圧供給端子(２３)と前記電源側接続中点(Ｃｄ)との間の電位差の上昇を第３の電源側電位差にクランプする第３の電源側電圧クランプ素子を含む。

前記第１の接地側静電保護回路(５１)は前記第１の接地側電圧供給端子(３１)と前記接地側接続中点(Ｃｓ)との間の電位差の上昇を第１の接地側電位差にクランプする第１の接地側電圧クランプ素子を含み、前記第２の接地側静電保護回路(５２)は前記第２の接地電圧供給端子(３２)と前記接地側接続中点(Ｃｓ)との間の電位差の上昇を第２の接地側電位差にクランプする第２の接地側電圧クランプ素子を含み、前記第３の接地側静電保護回路(５３)は前記第３の接地電圧供給端子(３３)と前記接地側接続中点(Ｃｓ)との間の電位差の上昇を第３の接地側電位差にクランプする第３の接地側電圧クランプ素子を含むことを特徴とする(図７参照)。

他の好適な実施の形態では、前記電源側接続中点(Ｃｄ)と前記接地側接続中点(Ｃｓ)とは電流経路を介して電気的に接続されたことを特徴とする(図５参照)。

前記第１の電源電圧供給端子(２１)に供給される前記第１の電源電圧(Ｖdd1)の電圧レベルよりも前記第２の電源電圧供給端子(２２)に供給される前記第２の電源電圧(Ｖdd2)の電圧レベルが高いレベルに設定され、前記第２の電源電圧供給端子(２２)に供給される前記第２の電源電圧(Ｖdd2)の前記電圧レベルよりも前記第３の電源電圧供給端子(２３)に供給される前記第３の電源電圧(Ｖdd3)の電圧レベルが高いレベルに設定されたことを特徴とする(図５参照)。

より好適な実施の形態では、前記第１の電源側静電保護回路(４１)による前記第１の電源側電位差よりも前記第２の電源側静電保護回路(４２)による前記第２の電源側電位差は大きな値に設定され、前記第２の電源側静電保護回路(４２)による前記第２の電源側電位差よりも前記第３の電源側静電保護回路(４３)による前記第３の電源側電位差は大きな値に設定されたことを特徴とする(図９参照)。

他のより好適な実施の形態では、前記電源側接続中点(Ｃｄ)と前記接地側接続中点(Ｃｓ)とは前記電流経路の電源・接地間静電保護回路(６)を介して電気的に接続されたことを特徴とする(図５参照)。

更に他のより好適な実施の形態では、前記第１の電源側静電保護回路(４１)に含まれた前記第１の電源側電圧クランプ素子の接続個数よりも前記第２の電源側静電保護回路(４２)に含まれた前記第２の電源側電圧クランプ素子の接続個数が大きな値に設定され、前記第２の電源側静電保護回路(４２)に含まれた前記第２の電源側電圧クランプ素子の接続個数よりも前記第３の電源側静電保護回路(４３)に含まれた前記第３の電源側電圧クランプ素子の接続個数が大きな値に設定されたことを特徴とする(図９参照)。

具体的な実施の形態では、前記第１の電源側静電保護回路(４１)に含まれた前記第１の電源側電圧クランプ素子と前記第２の電源側静電保護回路(４２)に含まれた前記第２の電源側電圧クランプ素子と前記第３の電源側静電保護回路(４３)に含まれた前記第３の電源側電圧クランプ素子と、前記第１の接地側静電保護回路(５１)に含まれた前記第１の接地側電圧クランプ素子と前記第２の接地側静電保護回路(５２)に含まれた前記第２の接地側電圧クランプ素子と前記第３の接地側静電保護回路(５３)に含まれた前記第３の接地側電圧クランプ素子とは、ＰＮ接合ダイオードであることを特徴とする(図９参照)。

より具体的な実施の形態では、前記第１の電源側静電保護回路(４１)に含まれた前記第１の電源側電圧クランプ素子と前記第２の電源側静電保護回路(４２)に含まれた前記第２の電源側電圧クランプ素子と前記第３の電源側静電保護回路(４３)に含まれた前記第３の電源側電圧クランプ素子と、前記第１の接地側静電保護回路(５１)に含まれた前記第１の接地側電圧クランプ素子と前記第２の接地側静電保護回路(５２)に含まれた前記第２の接地側電圧クランプ素子と前記第３の接地側静電保護回路(５３)に含まれた前記第３の接地側電圧クランプ素子とは、トランジスタであることを特徴とする。

最も具体的な実施の形態では、前記電源側接続中点(Ｃｄ)は複数の電源側電流制限素子(Ｒｄ１２、Ｒｄ２３、Ｒｄ１３)のリング接続によって構成され、前記接地側接続中点(Ｃｓ)は複数の接地側電流制限素子(Ｒｓ１２、Ｒｓ２３、Ｒｓ１３)のリング接続によって構成されたことを特徴とする(図１１参照)。

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

［実施の形態１］
《実施の形態１による半導体集積回路の構成》
図５は、３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態１による半導体集積回路１の構成を示す図である。この半導体集積回路１は、シリコン半導体チップ内部に多数の内部回路が集積化されたモノリシック半導体集積回路である。

図５に示す半導体集積回路１の大きな特徴は、静電保護回路を構成する第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３もしくは第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３とが、従来のようにΔ(デルタ)接続されるのではなく、Ｙ(スター)接続されることである。このΔ(デルタ)−Ｙ(スター)変換によって、静電保護回路の回路数もしくは静電保護素子数の増大を軽減することが可能となる。

図５に示した半導体集積回路１は、第１の内部回路１１と第２の内部回路１２と第３の内部回路１３とを具備する。更に図５に示した半導体集積回路１は、第１の電源電圧供給端子２１と第２の電源電圧供給端子２２と第３の電源電圧供給端子２３と第１の接地電圧供給端子３１と第２の接地電圧供給端子３２と第３の接地電圧供給端子３３とを具備する。

第１の電源電圧供給端子２１には半導体集積回路１の外部からの第１の電源電圧Ｖdd1が供給可能とされ、第１の接地電圧供給端子３１には半導体集積回路１の外部からの第１の接地電圧Ｖss1が供給可能とされ、第１の内部回路１１は第１の電源電圧Ｖdd1と第１の接地電圧Ｖss1の間の電位差によって動作可能とされている。特に制限するものではないが、例えば、第１の電源電圧Ｖdd1は２．５Ｖであり、第１の内部回路１１は例えば微細化半導体プロセスで形成される微細化トランジスタで構成された中央処理ユニット(ＣＰＵ)等のデジタル論理回路や微細化トランジスタで構成されたＳＲＡＭやメモリ回路によって構成されている。半導体集積回路１の内部で最も微細化された微細化半導体プロセスで形成されたトランジスタを含む第１の内部回路１１には、最小電圧レベルに設定された第１の電源電圧Ｖdd1が供給される。

第２の電源電圧供給端子２２には半導体集積回路１の外部からの第２の電源電圧Ｖdd2が供給可能とされ、第２の接地電圧供給端子３２には半導体集積回路１の外部からの第２の接地電圧Ｖss2が供給可能とされ、第２の内部回路１２は第２の電源電圧Ｖdd2と第２の接地電圧Ｖss2の間の電位差によって動作可能とされている。特に制限するものではないが、例えば、第２の電源電圧Ｖdd2は３Ｖであり、第２の内部回路１２は第２番目に微細化された微細化半導体プロセスによって形成された入出力回路(Ｉ／Ｏ回路)等の回路である。この入出力回路(Ｉ／Ｏ回路)は、半導体集積回路外部と比較的高い電圧レベルの入出力信号の信号入力と信号出力を実行するものである。半導体集積回路１の内部で第２番目に微細化された微細化半導体プロセスで形成されたトランジスタを含む第２の内部回路１２には、第２番目に高い電圧レベルに設定された第２の電源電圧Ｖdd2が供給される。

第３の電源電圧供給端子２３には半導体集積回路１の外部からの第３の電源電圧Ｖdd3が供給可能とされ、第３の接地電圧供給端子３３には半導体集積回路１の外部からの第３の接地電圧Ｖss3が供給可能とされ、第３の内部回路１３は第３の電源電圧Ｖdd3と第３の接地電圧Ｖss3の間の電位差によって動作可能とされている。特に制限するものではないが、例えば、第３の電源電圧Ｖdd3は５Ｖであり、第３の内部回路１３は第３番目に微細化された微細化半導体プロセスで形成されたトランジスタを含むアナログ／デジタル変換器やデジタル／アナログ変換器等のアナログ回路や高電圧の書き込み電圧や消去電圧が印加される不揮発性フラッシュメモリ等の高耐圧回路である。従って、この高耐圧回路には、最大電圧レベルに設定された第３の電源電圧Ｖdd3が供給される。

また、車載用パワートレイン駆動系集積回路の場合は、例えば、第１の電源電圧Ｖdd1は略５Ｖであり、内部の低耐圧系の素子に供給され、第２の電源電圧Ｖdd2は、例えば、バッテリ電圧である略１４Ｖの電圧であり、第３の電源電圧Ｖdd3は、例えば、バッテリ電圧を昇圧した数十Ｖの電圧であり高耐圧系の内部の素子に供給される。

第１の電源電圧供給端子２１と電源側接続中点Ｃｄとの間には第１の電源側静電保護回路４１が接続され、第１の電源側静電保護回路４１は第１の電源電圧供給端子２１と電源側接続中点Ｃｄとの間の電位差の上昇を所定の第１の電源側電位差にクランプすることによって、第１の内部回路１１に過大な外部サージ電圧が供給されることを防止するものである。

第２の電源電圧供給端子２２と電源側接続中点Ｃｄとの間には第２の電源側静電保護回路４２が接続され、第２の電源側静電保護回路４２は第２の電源電圧供給端子２２と電源側接続中点Ｃｄとの間の電位差の上昇を所定の第２の電源側電位差にクランプすることによって、第２の内部回路１２に過大な外部サージ電圧が供給されることを防止するものである。

第３の電源電圧供給端子２３と電源側接続中点Ｃｄとの間には第３の電源側静電保護回路４３が接続され、第３の電源側静電保護回路４３は第３の電源電圧供給端子２３と電源側接続中点Ｃｄとの間の電位差の上昇を所定の第３の電源側電位差にクランプすることによって、第３の内部回路１３に過大な外部サージ電圧が供給されることを防止するものである。

第１の接地電圧供給端子３１と接地側接続中点Ｃｓとの間には第１の接地側静電保護回路５１が接続され、第１の接地側静電保護回路５１は第１の接地電圧供給端子３１と接地側接続中点Ｃｓとの間の電位差の上昇を所定の第１の接地側電位差にクランプすることによって、第１の内部回路１１に過大な外部サージ電圧が供給されることを防止するものである。

第２の接地電圧供給端子３２と接地側接続中点Ｃｓとの間には第２の接地側静電保護回路５２が接続され、第２の接地側静電保護回路５２は第２の接地電圧供給端子３２と接地側接続中点Ｃｓとの間の電位差の上昇を所定の第２の接地側電位差にクランプすることによって、第２の内部回路１２に過大な外部サージ電圧が供給されることを防止するものである。

第３の接地電圧供給端子３３と接地側接続中点Ｃｓとの間には第３の接地側静電保護回路５３が接続され、第３の接地側静電保護回路５３は第３の接地電圧供給端子３３と接地側接続中点Ｃｓとの間の電位差の上昇を所定の第３の接地側電位差にクランプすることによって、第３の内部回路１３に過大な外部サージ電圧が供給されることを防止するものである。

また、電源側接続中点Ｃｄと接地側接続中点Ｃｓとの間には電源・接地間静電保護回路６が接続され、電源・接地間静電保護回路６は電源側接続中点Ｃｄと接地側接続中点Ｃｓとの間の電位差の上昇を所定の電源・接地電位差にクランプすることによって、第１と第２と第３の内部回路１１、１２、１３の各回路に過大な外部サージ電圧が供給されることを防止するものである。

また、図５に示すように３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態１による半導体集積回路１に含まれる全ての静電保護回路の総数は、７個となることが理解される。

図７は、図５に示した３種類の電源電圧と３種類の接地電圧とが供給可能な本発明の実施の形態１による半導体集積回路１に含まれた第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３と第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３の構成を示す図である。

図７に示すように、第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３は、電源側接続中点Ｃｄにアノードが接続され第１の電源電圧供給端子２１、第２の電源電圧供給端子２２、第３の電源電圧供給端子２３にカソードが接続された３個のＰＮ接合ダイオードにより構成されている。その結果、所定の第１と第２と第３の電源側クランプ電位差は、ＰＮ接合ダイオードの逆方向ブレークダウン電圧ＢＶとなる。

図７に示すように、第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３は、接地側接続中点Ｃｓと第１の接地電圧供給端子３１、第２の接地電圧供給端子３２、第３の接地電圧供給端子３３の間に相互に逆方向に並列接続された２個のＰＮ接合ダイオードにより構成されている。従って、所定の第１と第２と第３の接地側クランプ電位差は、ＰＮ接合ダイオードの順方向電圧Ｖfとなる。

また、図７に示すように３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態１による半導体集積回路１に含まれる全ての静電保護回路のＰＮ接合ダイオードの総数は、１０個となることが理解される。

［実施の形態２］
《実施の形態２による半導体集積回路の構成》
図６は、４種類の電源電圧と４種類の接地電圧が供給可能な本発明の実施の形態２による半導体集積回路１の構成を示す図である。

図６に示す４種類の電源電圧と４種類の接地電圧とが供給可能な本発明の実施の形態２による半導体集積回路１が図５に示した本発明の実施の形態１による半導体集積回路１と相違するのは、下記の点である。

すなわち、図６に示す本発明の実施の形態２による半導体集積回路１には、第４の内部回路１４と第４の電源電圧供給端子２４と第４の接地電圧供給端子３４と第４の電源側静電保護回路４４と第４の接地側静電保護回路５４とが追加されている。

第４の電源電圧供給端子２４と電源側接続中点Ｃｄとの間には第４の電源側静電保護回路４４が接続され、第４の電源側静電保護回路４４は第４の電源電圧供給端子２４と電源側接続中点Ｃｄとの間の電位差の上昇を所定の第４の電源側電位差にクランプすることによって、第４の内部回路１４に過大な外部サージ電圧が供給されることを防止するものである。

第４の接地電圧供給端子３４と接地側接続中点Ｃｓとの間には第４の接地側静電保護回路５４が接続され、第４の接地側静電保護回路５４は第４の接地電圧供給端子３４と接地側接続中点Ｃｓとの間の電位差の上昇を所定の第４の接地側電位差にクランプすることによって、第４の内部回路１４に過大な外部サージ電圧が供給されることを防止するものである。

また、図６に示すように４種類の電源電圧と４種類の接地電圧が供給可能な本発明の実施の形態２による半導体集積回路１に含まれる全ての静電保護回路の総数は、９個となることが理解される。

図８は、図７に示した３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態２による半導体集積回路１に追加された第４の電源側静電保護回路４４と第４の接地側静電保護回路５４の構成を示す図である。

図８に示すように、第４の電源側静電保護回路４４は、電源側接続中点Ｃｄにアノードが接続され第４の電源電圧供給端子２４にカソードが接続されたＰＮ接合ダイオードにより構成されている。その結果、所定の第４の電源側クランプ電位差は、ＰＮ接合ダイオードの逆方向ブレークダウン電圧ＢＶとなる。

図８に示すように、第４の接地側静電保護回路５４は、接地側接続中点Ｃｓと第４の接地電圧供給端子３４の間に相互に逆方向に並列接続された２個のＰＮ接合ダイオードにより構成されている。従って、所定の第４の接地側クランプ電位差は、ＰＮ接合ダイオードの順方向電圧Ｖfとなる。

また、図８に示すように４種類の電源電圧と４種類の接地電圧が供給可能な本発明の実施の形態２による半導体集積回路１に含まれる全ての静電保護回路のＰＮ接合ダイオードの総数は、１３個となることが理解される。

［実施の形態３］
《実施の形態３による半導体集積回路の構成》
図９は、３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態３による半導体集積回路１の構成を示す図である。

図９に示す３種類の電源電圧と３種類の接地電圧とが供給可能な本発明の実施の形態３による半導体集積回路１が図５と図７とに示した本発明の実施の形態１による半導体集積回路１と相違するのは、下記の点である。

すなわち、図９に示した本発明の実施の形態３による半導体集積回路１では、電源側接続中点Ｃｄと接地側接続中点Ｃｓとの間に接続されていた電源・接地間静電保護回路６が省略され、電源側接続中点Ｃｄと接地側接続中点Ｃｓとの間が金属配線で短絡されている。

更に図９に示した本発明の実施の形態３による半導体集積回路１の第２の電源側静電保護回路４２では、第２の電源電圧供給端子２２にカソードが接続されたＰＮ接合ダイオードのアノードと電源側接続中点Ｃｄの間に１個のＰＮ接合ダイオードが追加されている。すなわち、この追加された１個のＰＮ接合ダイオードは、半導体集積回路１の内部で第２番目に高い電圧レベルの３Ｖに設定された第２の電源電圧Ｖdd2が第２の電源電圧供給端子２２に供給されることに対応するものである。従って、第２の電源側静電保護回路４２の第２の電源側クランプ電位差は、第１の電源側静電保護回路４１の第１の電源側クランプ電位差よりも高い電位差に設定される。

また更に図９に示した本発明の実施の形態３による半導体集積回路１の第３の電源側静電保護回路４３では、第３の電源電圧供給端子２３にカソードが接続されたＰＮ接合ダイオードのアノードと電源側接続中点Ｃｄの間に直列接続の２個のＰＮ接合ダイオードが追加されている。すなわち、この追加された直列接続の２個のＰＮ接合ダイオードは、半導体集積回路１の内部で最大の電圧レベルの５Ｖに設定された第３の電源電圧Ｖdd3が第３の電源電圧供給端子２３に供給されることに対応するものである。従って、第３の電源側静電保護回路４３の第３の電源側クランプ電位差は、第２の電源側静電保護回路４２の第２の電源側クランプ電位差よりも更に高い電位差に設定される。

［実施の形態４］
《実施の形態４による半導体集積回路の構成》
図１０は、４種類の電源電圧と４種類の接地電圧とが供給可能な本発明の実施の形態３による半導体集積回路１の構成を示す図である。

図１０に示した４種類の電源電圧と４種類の接地電圧とが供給可能な本発明の実施の形態３による半導体集積回路１が図９に示した本発明の実施の形態３による半導体集積回路１と相違するのは、下記の点である。

すなわち、図１０に示した本発明の実施の形態４による半導体集積回路１には、第４の内部回路１４と第４の電源電圧供給端子２４と第４の接地電圧供給端子３４と第４の電源側静電保護回路４４と第４の接地側静電保護回路５４とが追加されている。また、第４の電源電圧供給端子２４には、５Ｖの電圧レベルを更に超過する１０Ｖ程度の第４の電源電圧Ｖdd4が供給されることである。

更に図１０に示した本発明の実施の形態４による半導体集積回路１の第４の電源側静電保護回路４４では、第４の電源電圧供給端子２４にカソードが接続されたＰＮ接合ダイオードのアノードと電源側接続中点Ｃｄの間に直列接続の３個のＰＮ接合ダイオードが追加されている。すなわち、この追加された直列接続の３個のＰＮ接合ダイオードは、半導体集積回路１の内部で１０Ｖ程度に設定された第４の電源電圧Ｖdd4が第３の電源電圧供給端子２３に供給されることに対応するものである。従って、第４の電源側静電保護回路４４の第４の電源側クランプ電位差は、第３の電源側静電保護回路４３の第３の電源側クランプ電位差よりも更に高い電位差に設定される。

［実施の形態５］
《実施の形態５による半導体集積回路の構成》
図１１は、図５、図７、図９を参照して説明した本発明の実施の形態１もしくは本発明の実施の形態３による半導体集積回路１の電源側接続中点Ｃｄと接地側接続中点Ｃｓとの構成を説明する図である。

図１１に示した電源側接続中点Ｃｄと接地側接続中点Ｃｓの各中点は、文言通りのワンポイントではなく、実質的にワンポイントとして機能するものである。

第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３とに、抵抗Ｒｄ１２、Ｒｄ２３、Ｒｄ１３のΔ(デルタ)接続によって、Ｙ(スター)接続の電源側接続中点Ｃｄが実質的に形成される。特に、電源側接続中点ＣｄのΔ(デルタ)接続を構成する３個の抵抗Ｒｄ１２、Ｒｄ２３、Ｒｄ１３は、外部サージ電圧の供給時の静電保護回路４１、４２、４３のサージ電流を軽減する機能を持つものである。

第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３とに、抵抗Ｒｓ１２、Ｒｓ２３、Ｒｓ１３のΔ(デルタ)接続によって、Ｙ(スター)接続の接地側接続中点Ｃｓが実質的に形成される。特に、接地側接続中点ＣｓのΔ(デルタ)接続を構成する３個の抵抗Ｒｓ１２、Ｒｓ２３、Ｒｓ１３は、外部サージ電圧の供給時の静電保護回路４１、４２、４３のサージ電流を軽減する機能を持つものである。

［実施の形態６］
《実施の形態６による半導体集積回路の構成》
図１２は、図６、図８、図１０を参照して説明した本発明の実施の形態２もしくは本発明の実施の形態４による半導体集積回路１の電源側接続中点Ｃｄと接地側接続中点Ｃｓとの構成を説明する図である。

図１２に示した電源側接続中点Ｃｄと接地側接続中点Ｃｓの各中点は、文言通りのワンポイントではなく、実質的にワンポイントとして機能するものである。

第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３と第４の電源側静電保護回路４４とに、抵抗Ｒｄ１２、Ｒｄ２３、Ｒｄ３４、Ｒｄ１４のΔ(デルタ)接続によって、Ｙ(スター)接続の電源側接続中点Ｃｄが実質的に形成される。特に、電源側接続中点ＣｄのΔ(デルタ)接続を構成する４個の抵抗Ｒｄ１２、Ｒｄ２３、Ｒｄ３４、Ｒｄ１４は、外部サージ電圧の供給時の静電保護回路４１、４２、４３、４４のサージ電流を軽減する機能を持つものである。

第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３と第４の接地側静電保護回路５４とに、抵抗Ｒｓ１２、Ｒｓ２３、Ｒｓ３４、Ｒｓ１４のΔ(デルタ)接続によって、Ｙ(スター)接続の接地側接続中点Ｃｓが実質的に形成される。特に、接地側接続中点ＣｓのΔ(デルタ)接続を構成する４個の抵抗Ｒｓ１２、Ｒｓ２３、Ｒｓ３４、Ｒｓ１４は、外部サージ電圧の供給時の静電保護回路４１、４２、４３、４４のサージ電流を軽減する機能を持つものである。

［実施の形態７］
《実施の形態７による半導体集積回路の構成》
図１３は、３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態７による半導体集積回路１の構成を示す図である。

図１３に示す３種類の電源電圧と３種類の接地電圧とが供給可能な本発明の実施の形態７による半導体集積回路１が図５と図７とに示した本発明の実施の形態１による半導体集積回路１と相違するのは、下記の点である。

すなわち、図１３に示した本発明の実施の形態７による半導体集積回路１では、電源側接続中点Ｃｄと接地側接続中点Ｃｓとの間に接続されていた電源・接地間静電保護回路６が省略され、電源側接続中点Ｃｄと地側接続中点Ｃｓとの間が金属配線で短絡されている。

図１５は、図１３に示した３種類の電源電圧と３種類の接地電圧とが供給可能な本発明の実施の形態７による半導体集積回路１に含まれた第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３と第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３の構成を示す図である。

図１５に示すように、第１の電源側静電保護回路４１と第２の電源側静電保護回路４２と第３の電源側静電保護回路４３は、電源側接続中点Ｃｄにアノードが接続され第１の電源電圧供給端子２１、第２の電源電圧供給端子２２、第３の電源電圧供給端子２３にカソードが接続された３個のＰＮ接合ダイオードにより構成されている。その結果、所定の第１と第２と第３の電源側クランプ電位差は、ＰＮ接合ダイオードの逆方向ブレークダウン電圧ＢＶとなる。

図１５に示すように、第１の接地側静電保護回路５１と第２の接地側静電保護回路５２と第３の接地側静電保護回路５３は、接地側接続中点Ｃｓと第１の接地電圧供給端子３１、第２の接地電圧供給端子３２、第３の接地電圧供給端子３３の間に相互に逆方向に並列接続された２個のＰＮ接合ダイオードにより構成されている。従って、所定の第１と第２と第３の接地側クランプ電位差は、ＰＮ接合ダイオードの順方向電圧Ｖfとなる。

また図１５に示すように３種類の電源電圧と３種類の接地電圧が供給可能な本発明の実施の形態７による半導体集積回路１に含まれる全ての静電保護回路のＰＮ接合ダイオードの総数は、９個となることが理解される。

［実施の形態８］
《実施の形態８による半導体集積回路の構成》
図１４は、４種類の電源電圧と４種類の接地電圧とが供給可能な本発明の実施の形態８による半導体集積回路１の構成を示す図である。

図１４に示した４種類の電源電圧と４種類の接地電圧とが供給可能な本発明の実施の形態８による半導体集積回路１が図１３に示した本発明の実施の形態７による半導体集積回路１と相違するのは、下記の点である。

すなわち、図１４に示した本発明の実施の形態８による半導体集積回路１には、第４の内部回路１４と第４の電源電圧供給端子２４と第４の接地電圧供給端子３４と第４の電源側静電保護回路４４と第４の接地側静電保護回路５４とが追加されている。また、第４の電源電圧供給端子２４には、５Ｖの電圧レベルを更に超過する１０Ｖ程度あるいはそれ以上の第４の電源電圧Ｖdd4が供給されることである。

図１６は、図１４に示した４種類の電源電圧と４種類の接地電圧とが供給可能な本発明の実施の形態８による半導体集積回路１に追加された第４の電源側静電保護回路４４と第４の接地側静電保護回路５４の構成を示す図である。

図１６に示すように、第４の電源側静電保護回路４４は、電源側接続中点Ｃｄにアノードが接続され第４の電源電圧供給端子２４にカソードが接続されたＰＮ接合ダイオードにより構成されている。その結果、所定の第４の電源側クランプ電位差は、ＰＮ接合ダイオードの逆方向ブレークダウン電圧ＢＶとなる。

図１６に示すように、第４の接地側静電保護回路５４は、接地側接続中点Ｃｓと第４の接地電圧供給端子３４の間に相互に逆方向に並列接続された２個のＰＮ接合ダイオードにより構成されている。従って、所定の第４の接地側クランプ電位差は、ＰＮ接合ダイオードの順方向電圧Ｖfとなる。

また図１６に示すように４種類の電源電圧と４種類の接地電圧が供給可能な本発明の実施の形態２による半導体集積回路１に含まれる全ての静電保護回路のＰＮ接合ダイオードの総数は、１２個となることが理解される。

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

すなわち、上述した実施の形態では電源電圧と接地電圧とが４系統までを説明しているが、５系統以上の構成においても、同様に、複数の電源に複数のＥＳＤ保護素子のそれぞれ一方の端子を接続して、複数のＥＳＤ保護素子のそれぞれの他方の端子を電源側中点に接続して、複数の接地点に複数のＥＳＤ保護素子のそれぞれ一方の端子を接続して、複数のＥＳＤ保護素子のそれぞれの他方の端子を接地側中点に接続することができることは言うまでもない。

また、上述した実施の形態では各々の電源電圧について具体的な電圧値を使用して説明したが、任意の様々な電圧に適用できることは言うまでもない。

例えば、半導体集積回路１は、モノリシック・シリコン半導体チップを使用した半導体集積回路だけではなくシリコンオンインシュレータ(ＳＯＩ)構造の半導体集積回路やＧａＡｓ等の化合物半導体チップを使用した半導体集積回路にも適用されることが可能である。

更に、本発明の静電保護回路のＰＮ接合ダイオードは、ゲート電極とドレイン電極とが短絡されたダイオード接続のＭＯＳ電界効果トランジスタ等の電圧クランプ素子に置換されることが可能である。

また更に、本発明の半導体集積回路１は、６個またはそれ以上の内部回路と、６個またはそれ以上の電源電圧供給端子と、６個またはそれ以上の接地電圧供給端子と、６個またはそれ以上の電源側静電保護回路と、６個またはそれ以上の接地側静電保護回路にも同様に適用可能なことは言うまでもない。

１…半導体集積回路
１１…第１の内部回路
１２…第２の内部回路
１３…第３の内部回路
１４…第４の内部回路
２１…第１の電源電圧供給端子
２２…第２の電源電圧供給端子
２３…第３の電源電圧供給端子
２４…第４の電源電圧供給端子
３１…第１の接地電圧供給端子
３２…第２の接地電圧供給端子
３３…第３の接地電圧供給端子
３４…第４の接地電圧供給端子
４１…第１の電源側静電保護回路
４２…第２の電源側静電保護回路
４３…第３の電源側静電保護回路
４４…第４の電源側静電保護回路
５１…第１の接地側静電保護回路
５２…第２の接地側静電保護回路
５３…第３の接地側静電保護回路
５４…第４の接地側静電保護回路
Ｃｄ…電源側接続中点
Ｃｓ…接地側接続中点
Ｖdd1…第１の電源電圧
Ｖdd2…第２の電源電圧
Ｖdd3…第３の電源電圧
Ｖdd4…第４の電源電圧
Ｖss1…第１の接地電圧
Ｖss2…第２の接地電圧
Ｖss3…第３の接地電圧
Ｖss4…第４の接地電圧

Claims

第１の電源電圧供給端子と第２の電源電圧供給端子と第３の電源電圧供給端子と、第１の接地電圧供給端子と第２の接地電圧供給端子と第３の接地電圧供給端子と、第１の内部回路と第２の内部回路と第３の内部回路と、第１の電源側静電保護回路と第２の電源側静電保護回路と第３の電源側静電保護回路と、第１の接地側静電保護回路と第２の接地側静電保護回路と第３の接地側静電保護回路と、電源側接続中点と接地側接続中点とを具備する半導体集積回路であって、
前記第１の内部回路は前記第１の電源電圧供給端子と前記第１の接地電圧供給端子とからそれぞれ供給される第１の電源電圧と第１の接地電圧とによって動作可能とされ、前記第２の内部回路は前記第２の電源電圧供給端子と前記第２の接地電圧供給端子とからそれぞれ供給される第２の電源電圧と第２の接地電圧とによって動作可能とされ、前記第３の内部回路は前記第３の電源電圧供給端子と前記第３の接地電圧供給端子とからそれぞれ供給される第３の動作電圧と第３の接地電圧とによって動作可能とされ、
前記第１の電源側静電保護回路は前記第１の電源電圧供給端子と前記電源側接続中点の間に接続され、前記第２の電源側静電保護回路は前記第２の電源電圧供給端子と前記電源側接続中点の間に接続され、前記第３の電源側静電保護回路は前記第３の電源電圧供給端子と前記電源側接続中点の間に接続され、
前記第１の接地側静電保護回路は前記第１の接地電圧供給端子と前記接地側接続中点の間に接続され、前記第２の接地側静電保護回路は前記第２の接地電圧供給端子と前記接地側接続中点の間に接続され、前記第３の接地側静電保護回路は前記第３の接地電圧供給端子と前記接地側接続中点の間に接続され、
前記電源側接続中点と前記接地側接続中点とが電源・接地間静電保護回路を介して電気的に接続され、
前記第１の電源側静電保護回路は前記第１の電源電圧供給端子と前記電源側接続中点との間の電位差の上昇を第１の電源側電位差にクランプする第１の電源側電圧クランプ素子を含み、前記第２の電源側静電保護回路は前記第２の電源電圧供給端子と前記電源側接続中点との間の電位差の上昇を第２の電源側電位差にクランプする第２の電源側電圧クランプ素子を含み、前記第３の電源側静電保護回路は前記第３の電源電圧供給端子と前記電源側接続中点との間の電位差の上昇を第３の電源側電位差にクランプする第３の電源側電圧クランプ素子を含み、
前記第１の接地側静電保護回路は前記第１の接地側電圧供給端子と前記接地側接続中点との間の電位差の上昇を第１の接地側電位差にクランプする第１の接地側電圧クランプ素子を含み、前記第２の接地側静電保護回路は前記第２の接地電圧供給端子と前記接地側接続中点との間の電位差の上昇を第２の接地側電位差にクランプする第２の接地側電圧クランプ素子を含み、前記第３の接地側静電保護回路は前記第３の接地電圧供給端子と前記接地側接続中点との間の電位差の上昇を第３の接地側電位差にクランプする第３の接地側電圧クランプ素子を含み、
前記電源・接地間静電保護回路は前記電源側接続中点と前記接地側接続中点との間の電位差の上昇を所定の電源・接地電位差にクランプする電源・接地間電圧クランプ素子を含み、
前記第１の内部回路は前記半導体集積回路の内部で第１番目に微細化されたトランジスタを含み、前記第２の内部回路は前記半導体集積回路の内部で第２番目に微細化されたトランジスタを含み、前記第３の内部回路は前記半導体集積回路の内部で第３番目に微細化されたトランジスタを含み、
前記第１の電源電圧供給端子に供給される前記第１の電源電圧の電圧レベルよりも前記第２の電源電圧供給端子に供給される前記第２の電源電圧の電圧レベルが高いレベルに設定され、前記第２の電源電圧供給端子に供給される前記第２の電源電圧の前記電圧レベルよりも前記第３の電源電圧供給端子に供給される前記第３の電源電圧の電圧レベルが高いレベルに設定され、
前記第１の電源側静電保護回路による前記第１の電源側電位差よりも前記第２の電源側静電保護回路による前記第２の電源側電位差は大きな値に設定され、前記第２の電源側静電保護回路による前記第２の電源側電位差よりも前記第３の電源側静電保護回路による前記第３の電源側電位差は大きな値に設定され、
前記第１の電源側静電保護回路に含まれた前記第１の電源側電圧クランプ素子の接続個数よりも前記第２の電源側静電保護回路に含まれた前記第２の電源側電圧クランプ素子の接続個数が大きな値に設定され、前記第２の電源側静電保護回路に含まれた前記第２の電源側電圧クランプ素子の接続個数よりも前記第３の電源側静電保護回路に含まれた前記第３の電源側電圧クランプ素子の接続個数が大きな値に設定されたことを特徴とする半導体集積回路。
請求項１において、
前記第１の電源側静電保護回路に含まれた前記第１の電源側電圧クランプ素子と前記第２の電源側静電保護回路に含まれた前記第２の電源側電圧クランプ素子と前記第３の電源側静電保護回路に含まれた前記第３の電源側電圧クランプ素子と、前記第１の接地側静電保護回路に含まれた前記第１の接地側電圧クランプ素子と前記第２の接地側静電保護回路に含まれた前記第２の接地側電圧クランプ素子と前記第３の接地側静電保護回路に含まれた前記第３の接地側電圧クランプ素子とは、ＰＮ接合ダイオードであることを特徴とする半導体集積回路。
請求項１において、
前記第１の電源側静電保護回路に含まれた前記第１の電源側電圧クランプ素子と前記第２の電源側静電保護回路に含まれた前記第２の電源側電圧クランプ素子と前記第３の電源側静電保護回路に含まれた前記第３の電源側電圧クランプ素子と、前記第１の接地側静電保護回路に含まれた前記第１の接地側電圧クランプ素子と前記第２の接地側静電保護回路に含まれた前記第２の接地側電圧クランプ素子と前記第３の接地側静電保護回路に含まれた前記第３の接地側電圧クランプ素子とは、トランジスタであることを特徴とする半導体集積回路。