CN104392989B - 一种基于可控硅的静电放电保护电路 - Google Patents

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Abstract

本发明涉及集成电路芯片静电放电保护技术领域，尤其涉及一种基于可控硅作为泄放器件的ESD保护电路。该ESD保护电路包括泄放器件可控硅，以及PMOS晶体管MP；其中，所述PMOS晶体管MP的源极与正向偏置的二极管D2的n端相连，所述PMOS晶体管MP的漏极接地，所述PMOS晶体管MP的栅极与电源管脚VDD相连；其中，二极管D1、所述可控硅的寄生三极管Qpnp的发射极‑基极正偏二极管、所述可控硅的寄生电阻Rn、所述二极管D2以及所述PMOS晶体管MP构成所述直流触发模块。本发明提供的直流触发基于可控硅的ESD保护电路，在芯片正常工作时有效的减少了漏电流；在ESD冲击来临时，可控硅作为泄放器件仍能有效触发。

Description

一种基于可控硅的静电放电保护电路
技术领域
本发明涉及集成电路芯片静电放电(Electronic Static Discharge，ESD)保护技术领域，尤其涉及一种基于可控硅(Silicon Controlled Rectifier，SCR)作为泄放器件的ESD保护电路。
背景技术
CMOS集成电路芯片在制造、封装、存储和正常工作中，都会有遭受到ESD冲击的可能性。ESD可分为四类，人体模型(Human Body Model，HBM)、机器模型(Machine Model，MM)、带电器件模型(Charged Device Model，CDM)、场感应模型(Field Induced Model，FIM)。无论哪一种情况，都能在极短的时间内对芯片造成不可逆的损伤。所以，ESD保护电路是保证芯片不受静电损坏的不可或缺的一部分。特别是工艺的需求导致栅氧化层越来越薄，进而击穿电压越来越低，这对ESD保护电路有效性的要求越来越高。当ESD事件发生时，ESD保护电路能够迅速开启，为静电荷泄放提供一个低阻通道，并保证其钳位电压在一个安全范围内；当正常上电和工作时，ESD保护电路应该保持关闭，并保持其漏电电流在很低的水平。在ESD设计中，为了应对不同情况下的ESD冲击模式，在输入压焊点和地之间也需要ESD保护电路。
可控硅SCR器件作为泄放器件，能够用最小的面积实现最大的泄放能力，因此被广泛使用。可控硅SCR的基本结构如图1(a)、(b)、(c)所示。然而单个可控硅SCR器件的触发电压高达几十伏特，并不能单独在IC芯片中使用。为了解决可控硅SCR器件触发困难的问题，主要有两种触发方式：瞬态触发和直流触发。两种触发方式各有优点，瞬态触发的触发速度快，但容易受到高频噪声的影响从而导致大的漏电；直流触发抗干扰能力强，但必须达到触发电压才能触发，触发速度较瞬态触发慢。目前，有两方面值得研究者继续研究：一是触发电路的集成面积如何做得更小，二是整体的漏电如何做得更低。
图2所示为先前技术提供的基于可控硅SCR的直流触发ESD保护电路结构示意图。可控硅SCR被应用于输入压焊点和Vss之间，二极管D1、D2和三极管Qnpn的发射极-基极构成的二极管链为二极管直流触发模块。当输入压焊点上的电压达到直流触发电压Vtri(DC)，可控硅SCR被触发导通，形成低阻导电通道，进而泄放静电荷。可控硅SCR导通后可以自动维持开启状态，直至输入压焊点上的电压小于可控硅SCR的维持电压，可控硅SCR自动关闭。其中，二极管D1的位置可以调整可控硅SCR的维持电压。D1处于现在图2所示的位置时，其导通电压计算在维持电压之中；D1移到D2支线的位置时，其导通电压不计算在维持电压之中。
在正常工作时，可控硅SCR保持关闭，直流触发模块有漏电存在。但是，由于达林顿效应的存在，使得芯片在正常工作时通过二极管链的漏电流十分可观。如图3所示，当直流触发的可控硅SCR应用在输入压焊点和Vss之间时，如果输入压焊点上的信号处于高电平1，二极管D1与衬底构成的寄生三极管Q1的基极之间的漏电为IB1时，总的漏电为(1+β)3IB1。
因此，针对以上不足，本文提供一种基于可控硅的静电放电保护电路。在设计直流触发的可控硅ESD保护电路时，有效的减少了正常工作时的漏电；在ESD冲击来临时，可控硅仍能有效触发。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是以往直流触发ESD保护电路，在正常工作状态下漏电较大，在ESD冲击来临时不能迅速开启泄放器件的问题。
(二)技术方案
为了解决上述技术问题，本发明提供了一种。该基于可控硅的静电放电电路包括泄放器件可控硅，以及PMOS晶体管MP；其中，所述PMOS晶体管MP的源极与正向偏置的二极管D2的n端相连，所述PMOS晶体管MP的漏极接地，所述PMOS晶体管MP的栅极与电源管脚VDD相连；
其中，二极管D1、所述可控硅的寄生三极管Qpnp的发射极-基极正偏二极管、所述可控硅的寄生电阻Rn、所述二极管D2以及所述PMOS晶体管MP构成所述直流触发模块。
优选地，在所述PMOS晶体管MP的栅极和所述电源管脚VDD之间有电阻R，用于保护所述PMOS晶体管MP的栅氧化层。
优选地，所述直流触发模块用于探测脉冲幅度是否符合，若是，导通所述可控硅。
优选地，所述可控硅还包括：三极管Qnpn、电阻RS1、电阻RS2以及电阻Rp；
其中，所述三极管Qpnp的基极与所述电阻Rn的一端以及所述电阻RS2的一端相连，所述电阻Rn的另一端与所述二极管D2的p端相连；所述三极管Qpnp的集电极与所述电阻RS1的一端相连，所述电阻RS1的另一端与所述电阻Rp的一端以及所述三极管Qnpn的基极相连；所述三极管Qnpn的发射极以及所述电阻Rp的另一端均接地；所述三极管Qnpn的集电极与所述电阻RS2的另一端相连。
优选地，所述二极管D1的p端与输入压焊点相连，所述二极管D1的n端与所述三极管Qpnp的发射极相连。
优选地，所述可控硅的p+与所述二极管D1的n端相连，所述可控硅的N阱与所述二极管D2的p端相连，所述可控硅的P型衬底和n+接地。
优选地，根据工作电源电压的不同，所述直流触发模块二极管的个数为与之适配的个数。
(三)有益效果
本发明的上述技术方案具有如下优点：本发明提供的基于可控硅SCR的ESD保护电路，在遭受到ESD冲击时，电压脉冲幅值超过直流触发电压，直流触发模块开启泄放器件，快速泄放大量静电荷；在芯片正常工作时，直流触发模块关闭，可控硅SCR泄放器件不可触发。进而有效的减少了正常工作时的漏电；在ESD冲击来临时，仍能有效触发可控硅，形成对ESD电路的有效保护。
附图说明
图1(a)是可控硅SCR的基本结构示意图；
图1(b)是可控硅SCR的四层PNPN等效结构示意图；
图1(c)是可控硅SCR的等效电路模型示意图；
图2是先前技术提供的基于可控硅SCR的直流触发ESD保护电路结构示意图；
图3是二极管链的达林顿效应示意图；
图4是本发明实施例提供的基于可控硅SCR的直流触发ESD保护电路结构示意图。
具体实施方式
下面结合附图和实施例对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
如图4所示，为本发明实施例提供的基于可控硅SCR的直流触发ESD保护电路结构示意图。本实施例提供的基于可控硅的静电放电电路包括直流触发模块以及泄放器件；泄放器件为可控硅，用于泄放静电电荷；直流触发模块用于探测脉冲幅度是否符合，若是，导通可控硅；直流触发模块包括一PMOS(P型金属-氧化物-半导体)晶体管MP；其中，PMOS晶体管MP的源极与正向偏置的二极管D2的n端相连，PMOS晶体管MP的漏极接地，PMOS晶体管MP的栅极与电源管脚VDD相连。其中，二极管D1、可控硅的寄生三极管Qpnp的发射极-基极正偏二极管、可控硅的寄生电阻Rn、二极管D2以及PMOS晶体管MP构成直流触发模块。
进一步地，在PMOS晶体管MP的栅极和电源管脚VDD之间有电阻R，用于保护PMOS晶体管MP的栅氧化层；电阻R的一端与PMOS晶体管MP的栅极相连，电阻R的另一端与电源管脚VDD相连。
进一步地，如图1(c)所示，为可控硅的电路包括：三极管Qpnp、三极管Qnpn、电阻RS1、电阻RS2、电阻Rp以及电阻Rn。其中，三极管Qpnp的基极与电阻Rn的一端以及电阻RS2的一端相连，电阻Rn的另一端与二极管D2的p端相连；三极管Qpnp的集电极与电阻RS1的一端相连，电阻RS1的另一端与电阻Rp的一端以及三极管Qnpn的基极相连；三极管Qnpn的发射极以及电阻Rp的另一端均接地；三极管Qnpn的集电极与电阻RS2的另一端相连。
进一步地，直流触发模块还包括正向偏置的二极管D1，二极管D1的p端与输入压焊点相连，二极管D1的n端与三极管Qpnp的发射极相连。
进一步地，结合图1(b)、(c)和图4可知，可控硅的p+与二极管D1的n端相连，可控硅的N阱与二极管D2的p端相连，可控硅的P型衬底和n+接地。
进一步地，二极管D1、三极管Qpnp的发射极-基极正偏二极管和二极管D2构成二极管链。本实施例中直流触发模块二极管的个数为三个，然而根据工作电源电压的不同，直流触发模块二极管的个数为与之适配的个数，并不以此为限。
进一步地，在芯片非正常工作时，即此时电源管脚VDD未曾上电，电压为0。如果输入压焊点遭受到ESD冲击，则其上的电压迅速升高。当输入压焊点上的电压幅度大于|Vthp|时，PMOS晶体管MP导通，不影响直流触发模块的工作；当输入压焊点上的电压幅值高于直流触发电压时，可控硅SCR泄放器件被迅速导通，并泄放静电电荷，形成对ESD电路的有效保护。
进一步地，在芯片正常工作时，即此时电源管脚VDD处于上电状态，为工作电压VDD。如果输入压焊点正常传输数据0和1，对应电压分别是0和VDD。这两种情况下，PMOS晶体管MP都处于关闭状态，直流触发模块断开，进而输入压焊点到地VSS之间的漏电流得到减小。如图3所示，直流触发模块的二极管链总的漏电流为(1+β)3IB1，在正常工作状态下，IB1大大减小，进而可知本发明的漏电较图2所示的直流触发大大减小。
进一步地，在芯片正常工作遭遇到ESD冲击时，当输入压焊点上的电压超过VDD+|Vthp|，PMOS晶体管MP导通，直流触发模块开启；当输入压焊点上的电压超过直流触发电压，可控硅SCR泄放器件被迅速导通，并泄放静电电荷，形成对ESD电路的有效保护。
综上所述，本发明提供的基于可控硅SCR的ESD保护电路，在保留直流触发优点的前提下，通过与PMOS晶体管MP的联合工作，将直流ESD保护电路的漏电大大减小；并且在ESD来临时，能够确保可控硅SCR泄放器件能够有效触发。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (6)

1.一种基于可控硅的静电放电保护电路，包括直流触发模块和泄放器件可控硅，其特征在于，还包括PMOS晶体管MP；其中，所述PMOS晶体管MP的源极与正向偏置的二极管D2的n端相连，所述PMOS晶体管MP的漏极接地，所述PMOS晶体管MP的栅极与电源管脚VDD相连；
其中，二极管D1、所述可控硅的寄生三极管Qpnp的发射极-基极正偏二极管、所述可控硅的寄生电阻Rn、所述二极管D2以及所述PMOS晶体管MP构成所述直流触发模块；
在所述PMOS晶体管MP的栅极和所述电源管脚VDD之间有电阻R，用于保护所述PMOS晶体管MP的栅氧化层。
2.根据权利要求1所述的基于可控硅的静电放电保护电路，其特征在于，所述直流触发模块用于探测脉冲幅度是否符合，若是，导通所述可控硅。
3.根据权利要求1所述的基于可控硅的静电放电保护电路，其特征在于，所述可控硅还包括：三极管Qnpn、电阻RS1、电阻RS2以及电阻Rp；
其中，所述三极管Qpnp的基极与所述电阻Rn的一端以及所述电阻RS2的一端相连，所述电阻Rn的另一端与所述二极管D2的p端相连；所述三极管Qpnp的集电极与所述电阻RS1的一端相连，所述电阻RS1的另一端与所述电阻Rp的一端以及所述三极管Qnpn的基极相连；所述三极管Qnpn的发射极以及所述电阻Rp的另一端均接地；所述三极管Qnpn的集电极与所述电阻RS2的另一端相连。
4.根据权利要求1所述的基于可控硅的静电放电保护电路，其特征在于，所述二极管D1的p端与输入压焊点相连，所述二极管D1的n端与所述三极管Qpnp的发射极相连。
5.根据权利要求1所述的基于可控硅的静电放电保护电路，其特征在于，所述可控硅的p+与所述二极管D1的n端相连，所述可控硅的N阱与所述二极管D2的p端相连，所述可控硅的P型衬底和n+接地。
6.根据权利要求1所述的基于可控硅的静电放电保护电路，其特征在于，根据工作电源电压的不同，所述直流触发模块的二极管的个数为与之适配的个数。
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