CN110875302B - 瞬态电压抑制器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种瞬态电压抑制器件及其制造方法，所述瞬态电压抑制器件包括：衬底；第一导电类型阱区，设于衬底中，包括第一阱、第二阱及第三阱；第二导电类型阱区，设于衬底中，包括第四阱和第五阱，第四阱设于第一阱和第二阱之间从而将第一阱和第二阱相隔离，第五阱设于第二阱和第三阱之间从而将第二阱和第三阱相隔离；齐纳管阱区，设于第一阱中；第一掺杂区，设于齐纳管阱区中；第二掺杂区，设于齐纳管阱区中；第三掺杂区，设于第二阱中；第四掺杂区，设于第三阱中；第五掺杂区，设于第三阱中。本发明隔离效果好，避免了寄生BJT开启，因此ESD鲁棒性高、便于集成。且采用寄生的可控硅可大幅度提升负脉冲ESD的电流能力。

Description

瞬态电压抑制器件及其制造方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种瞬态电压抑制器件，还涉及一种瞬态电压抑制器件的制造方法。
背景技术
在整机和系统中常常会遇到意外的电压瞬变和浪涌，造成整机和系统中的半导体器件被烧毁或击穿，从而导致整机和系统的损坏。因此TVS(Transient VoltageSuppressor，瞬态电压抑制器)作为一种PN结高效保护器件，由于其响应时间快、抗ESD能力强，被广泛的应用于各类I/O接口。目前以HDMI(High-Definition Multimedia Interface，高清晰度多媒体接口)为代表的高速接口传输速率越来越快，甚至高达5Gbps，为了保证数据完整性，对于接口处ESD防护的电容有着及其严格的要求；另外在实际的驱动芯片中，管脚数目有的多达几百个，其中每个管脚都存在ESD风险，为了尽量保护更多的I/O口同时不占用太大的面积，这对于TVS的集成度有了更高的要求。
传统的由单一雪崩二极管构成的TVS电容相当大，一般至少几十皮法，随着ESD能力的增大，电容值也同比例增大，用于高速接口时较高的电容值会严重影响数据的完整性。解决办法通常是将一个低电容的二极管与TVS雪崩二极管串联，来实现单向低电容TVS。现有的TVS器件，其中一种是采用注入埋层和生长高电阻率外延的方式，将低电容的二极管与TVS雪崩二极管集成在同一块芯片上，但是成本较高；另一种方式则采用常规的CMOS工艺，将二极管分布在芯片表面。
发明内容
基于此，有必要提供一种新型结构的瞬态电压抑制器件。
一种瞬态电压抑制器件，包括：衬底，为第二导电类型；第一导电类型阱区，设于所述衬底中，包括第一阱、第二阱及第三阱；第二导电类型阱区，设于所述衬底中，包括第四阱和第五阱，所述第四阱设于所述第一阱和第二阱之间从而将所述第一阱和第二阱相隔离，所述第五阱设于所述第二阱和第三阱之间从而将所述第二阱和第三阱相隔离；所述第一导电类型和第二导电类型为相反的导电类型；齐纳管阱区，为第二导电类型，设于所述第一阱中；第一掺杂区，为第一导电类型，设于所述齐纳管阱区中；第二掺杂区，为第二导电类型，设于所述齐纳管阱区中；第三掺杂区，为第一导电类型，设于所述第二阱中；第四掺杂区，为第一导电类型，设于所述第三阱中；第五掺杂区，为第二导电类型，设于所述第三阱中；其中，所述第三掺杂区、第二阱、第四阱、第一阱、齐纳管阱区、第二掺杂区组成可控硅，所述第二掺杂区作为所述可控硅的阳极区，所述第三掺杂区作为所述可控硅的阴极区，所述第二掺杂区作为第一电位端；所述第一掺杂区作为齐纳二极管的阴极，所述齐纳管阱区作为齐纳二极管的阳极，所述第五掺杂区作为二极管的阳极，所述第四掺杂区作为所述二极管的阴极，所述第五掺杂区电性连接所述第三掺杂区作为第二电位端，所述第四掺杂区电性连接所述第一掺杂区。
在其中一个实施例中，所述第二电位端用于电性连接输入输出端口，所述第一电位端用于接地。
在其中一个实施例中，所述第一导电类型阱区和第二导电类型阱区的结深为7微米～15微米。
在其中一个实施例中，还包括增强阱，为第二导电类型，设于所述第五阱中。
在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
上述瞬态电压抑制器件，通过第四阱对第一阱和第二阱进行隔离、通过第五阱对第二阱和第三阱进行隔离，相当于对齐纳二极管和可控硅、对二极管和可控硅进行隔离，隔离效果好，避免了寄生BJT开启，因此ESD鲁棒性高、便于集成。且由于可控硅电流能力(泄放大电流的能力)比普通的PIN二极管更强，因此采用寄生的可控硅可大幅度提升负脉冲ESD的电流能力。
还有必要提供一种瞬态电压抑制器件的制造方法。
一种瞬态电压抑制器件的制造方法，所述瞬态电压抑制器件包括二极管、齐纳二极管、可控硅，所述可控硅的阳极区作为第一电位端，所述二极管的阳极区电性连接所述可控硅的阴极区作为第二电位端，所述二极管的阴极区电性连接所述齐纳二极管的阴极区，所述方法包括：在第二导电类型的衬底上形成掩膜层，然后光刻并刻蚀所述掩膜层，露出第一导电类型阱区掺杂窗口；通过所述第一导电类型阱区掺杂窗口掺杂第一导电类型离子，在所述衬底表面形成第一区域；在所述第一区域上生长氧化层作为掺杂阻挡层；去除所述掩膜层，在衬底表面未被掺杂阻挡层覆盖的位置掺杂第二导电类型离子形成第二区域；所述第一导电类型和第二导电类型为相反的导电类型；热推阱，使所述第一区域扩散形成第一阱、第二阱及第三阱，所述第二区域扩散形成第四阱和第五阱，所述第四阱设于所述第一阱和第二阱之间从而将所述第一阱和第二阱相隔离，所述第五阱设于所述第二阱和第三阱之间从而将所述第二阱和第三阱相隔离；在去除所述掺杂阻挡层之后，通过光刻和掺杂第二导电类型离子，在所述第一阱中形成齐纳管阱区；通过光刻和掺杂，分别形成第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区及第五掺杂区；其中，所述第一掺杂区为第一导电类型，设于所述齐纳管阱区中；所述第二掺杂区为第二导电类型，设于所述齐纳管阱区中；所述第三掺杂区为第一导电类型，设于所述第二阱中；所述第四掺杂区为第一导电类型，设于所述第三阱中；所述第五掺杂区为第二导电类型，设于所述第三阱中；
在其中一个实施例中，所述热推阱的温度为1000～1300摄氏度，时间为250分钟～350分钟。
在其中一个实施例中，所述在第二导电类型的衬底上形成掩膜层，是淀积形成氮化硅层。
在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型；所述通过光刻和掺杂，分别形成第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区及第五掺杂区的步骤包括：使用第一注入光刻版光刻并离子注入以形成第一掺杂区、第三掺杂区及第四掺杂区；使用第二注入光刻版光刻并离子注入以形成第二掺杂区和第五掺杂区。
在其中一个实施例中，所述在所述第一阱中形成齐纳管阱区的步骤之后，所述通过光刻和掺杂，分别形成第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区及第五掺杂区的步骤之前，还包括形成隔离结构的步骤，所述隔离结构用于将所述第一掺杂区与第二掺杂区相隔离，将所述第三掺杂区与第四掺杂区相隔离，以及将所述第四掺杂区与第五掺杂区相隔离。
上述瞬态电压抑制器件的制造方法，通过第四阱对第一阱和第二阱进行隔离、通过第五阱对第二阱和第三阱进行隔离，相当于对齐纳二极管和可控硅、对二极管和可控硅进行隔离，隔离效果好，避免了寄生BJT开启，因此ESD鲁棒性高、便于集成。且由于可控硅电流能力(泄放大电流的能力)比普通的PIN二极管更强，因此采用寄生的可控硅可大幅度提升负脉冲ESD的电流能力。另外N阱和P阱是同时推阱形成，可以减少阱的横扩尺寸，显著降低TVS芯片集成面积，有效降低了制造成本。
附图说明
图1是一实施例中瞬态电压抑制器件的结构示意图；
图2为图1的瞬态电压抑制器件的等效电路原理示意图；
图3是一实施例中瞬态电压抑制器件的制造方法的流程图；
图4a～图4c是采用图3所示方法制造的瞬态电压抑制器件在制造过程中的剖面示意图；
图5是另一实施例中瞬态电压抑制器件的等效电路原理示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与为本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1是一实施例中瞬态电压抑制器件的结构示意图，包括衬底110、第一导电类型阱区、第二导电类型阱区、齐纳管阱区139、第一掺杂区141、第二掺杂区142、第三掺杂区151、第四掺杂区161及第五掺杂区162。第一导电类型阱区包括第一阱122、第二阱124和第三阱126，第二导电类型阱区包括第四阱132和第五阱134。
其中衬底110为第二导电类型。第一导电类型阱区和第二导电类型阱区设于衬底110中。齐纳管阱区139设于第一阱122中，为第二导电类型。第一掺杂区141为第一导电类型，设于齐纳管阱区139中；第二掺杂区142为第二导电类型，设于齐纳管阱区139中；第三掺杂区151为第一导电类型，设于第二阱124中；第四掺杂区161为第一导电类型，设于第三阱126中；第五掺杂区162为第二导电类型，设于第三阱126中。在图1所示的实施例中，第一导电类型为N型，第二导电类型为P型，衬底110为P型衬底，第一导电类型阱区为N阱，第二导电类型阱区为P阱；在其他实施例中，也可以是第一导电类型为P型，第二导电类型为N型。
图1还示出了各掺杂区通过金属互联线电性连接作为瞬态电压抑制器件的等效连接示意(导线相交处有圆点表示连接，无圆点表示不连接)。请一并参阅图2，其中，第三掺杂区151、第二阱124、第四阱132、第一阱122、齐纳管阱区139、第二掺杂区142组成可控硅(SCR)，第二掺杂区142作为可控硅的阳极区，第三掺杂区151作为可控硅的阴极区，第二掺杂区142作为第一电位端，用于接地(GND)。第一掺杂区141作为齐纳二极管Z1的阴极，第二掺杂区142作为齐纳二极管Z1的阳极，第五掺杂区162作为二极管D1的阳极，第四掺杂区161作为二极管D1的阴极，第五掺杂区162电性连接第三掺杂区151作为第二电位端，用于连接电性连接输入输出端口(I/O端口)。第四掺杂区161电性连接第一掺杂区141。
上述瞬态电压抑制器件，通过第四阱132对第一阱122和第二阱124进行隔离、通过第五阱134对第二阱124和第三阱126进行隔离，相当于对齐纳二极管Z1和可控硅、对二极管D1和可控硅进行隔离，隔离效果好，避免了寄生BJT开启，因此ESD鲁棒性高、便于集成。且由于可控硅电流能力(泄放大电流的能力)比普通的PIN二极管更强，因此采用寄生的可控硅可大幅度提升负脉冲ESD的电流能力。
在图1和图2所示的实施例中，可控硅是由NPN三极管Q1和PNP三极管Q2组成。具体地，第三掺杂区151、第二阱124、第四阱132及第一阱122构成NPN三极管Q1。第二掺杂区142、齐纳管阱区139及第四阱132构成PNP三极管Q2。
参见图2，上述瞬态电压抑制器件能够实现输入输出端口I/O到地GND的防护(路径1和路径2)。当正的瞬时脉冲信号从输入输出端口I/O进入，由于二极管D1正向偏置，且将可控硅的触发电压调整为高于齐纳二极管Z1的稳压电压(可控硅的触发电压受NPN三极管Q1和PNP三极管Q2之间的第四阱132的宽度和浓度决定)，因此信号首先流过二极管D1，再经过齐纳二极管Z1，最终流向地GND。输入输出端口I/O的电压被钳位在VBR，其中VBR＝VD1+VZ1，VD1表示二极管D1的正向压降，常温下约为0.6～0.7V，VZ1表示齐纳二极管Z1的反向击穿耐压，通过控制齐纳管阱区139的掺杂浓度和第一掺杂区的掺杂浓度可以得到不用应用范围的电压值，对于应用在工作电压(VDD)为5V的TVS产品(例如应用在HDMI中)，VZ1通常控制在6～7V之间，因此输入输出端口I/O的电压被钳位在安全电压范围内，起到了很好的防护作用。当负的瞬时脉冲信号从输入输出端口I/O进入，二极管D1反向偏置，由于可控硅的触发电压小于二极管D1的反向耐压，因此信号首先流过可控硅，最终流向地GND。
在图1所示的实施例中，第二导电类型阱区还包括第六阱136和第七阱138，第一阱122设于第四阱132和第五阱136之间，第三阱126设于第七阱138和第五阱134之间。
在一个实施例中，第一导电类型阱区和第二导电类型阱区的结深为7微米～15微米。
在图1所示的实施例中，第一导电类型阱区(即第一阱122、第二阱124、第三阱126)均为深N阱(DN)，第二导电类型阱区(即第四阱132、第五阱134、第六阱136、第七阱138)均为深P阱(DP)。由于阱区为深阱，当器件的电极加上电压时，耗尽层的展宽会更大(相对于传统瞬态电压抑制器件中结深较浅的阱的耗尽层展宽更大)，相当于电极极板之间的距离变大，因此寄生电容减小。进一步地，在一个实施例中，第一导电类型阱区和第二导电类型阱区是高温长时间推阱形成，因此掺杂浓度比传统瞬态电压抑制器件的阱区更低，这有利于进一步减小寄生电容。
对于应用在工作电压(VDD)为5V的TVS产品，在一个实施例中，第四阱132的宽度为5微米～10微米(宽度方向为图1中的横向)，第四阱132的掺杂浓度为1E14cm-3至1E15cm-3。
在图1所示的实施例中，第一阱122内设有两个第二掺杂区142作为PNP三极管Q2的发射极区。
在一个实施例中，可以在有源区需要相互隔离的结构之间设置隔离结构。在图1所示的实施例中，第四掺杂区161和第五掺杂区162之间设置隔离结构170进行隔离，第三掺杂区151与第四掺杂区161之间设置隔离结构170进行隔离。且第六阱136和第七阱138的上表面都设有隔离结构170。
在一个实施例中，隔离结构为氧化绝缘材质，例如为氧化硅。在一个实施例中，隔离结构170为LOCOS(硅局部氧化隔离)结构。
在图1所示的实施例中，除各掺杂区，以及图1中靠右的一个第二掺杂区142和第三掺杂区151之间的区域之外的衬底110表面区域都设有隔离结构170。
在一个实施例中，衬底110表面除第一导电类型阱区之外的位置都形成了第二导电类型阱区。
在一个实施例中，瞬态电压抑制器件还包括增强阱133，为第二导电类型，设于第五阱134中。在图1所示的实施例中，第六阱136中也设有增强阱135，第七阱137中也设有增强阱137。在用于隔离的第二导电类型阱区中设置增强阱，可以增强表面场开启电压，进一步降低被第二导电类型阱区隔离的元器件之间的漏电。
在一个实施例中，参照图5，瞬态电压抑制器件可以集成n(n≥1)个二极管和n个可控硅以对n个输入输出端口I/O进行ESD防护。每个二极管连接一个可控硅作为一个支路，每个输入输出端口I/O连接一个该支路。由于要保证各输入输出端口I/O之间的信号不发生串扰，因此各输入输出端口I/O之间的隔离耐压要大于输入输出端口I/O实际的工作电压。
因此，在一个实施例中，瞬态电压抑制器件包括n个可控硅和n个二极管，n为大于或等于1的整数，每个可控硅连接一个二极管组成一路支路，每路支路用于连接一个输入输出端口I/O，每路支路之间通过第二导电类型阱区进行隔离。
图3是一实施例中瞬态电压抑制器件的制造方法的流程图，包括下列步骤：
S310，在衬底上形成掩膜层，光刻并刻蚀掩膜层，露出第一导电类型阱区掺杂窗口。
在衬底上形成一层掩膜层后，在掩膜层表面涂覆一层光刻胶，然后曝光、显影使光刻胶形成第一导电类型阱区掺杂窗口的图案，然后刻蚀掉未被光刻胶覆盖的掩膜层，露出第一导电类型阱区掺杂窗口。在图1所示的实施例中，掩膜层为硬掩膜182。在一个实施例中，硬掩膜182可以为氮化硅层。在图1所示的实施例中，形成硬掩膜182之前还可以在衬底110表面形成牺牲氧化层171，步骤S310刻蚀时需要将相应位置处的牺牲氧化层171也去除。在一个实施例中，硬掩膜182可以通过淀积氮化硅形成，牺牲氧化层171可以通过热生长氧化层形成。
在一个实施例中，衬底110为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
S320，通过掺杂窗口掺杂第一导电类型离子，在衬底表面形成第一区域。
在本实施例中，是通过离子注入工艺，注入N型杂质离子，在衬底表面形成第一区域(包括区域121、区域123及区域125)，参见图4a。
S330，在第一区域上生长氧化层作为掺杂阻挡层。
在本实施例中，是去除光刻胶后在衬底110表面生长氧化层，由于第一导电类型阱区掺杂窗口以外的区域被掩膜层覆盖(难以被氧化)，因此只会在第一导电类型阱区掺杂窗口形成掺杂阻挡层。
S340，去除掩膜层，掺杂第二导电类型离子形成第二区域。
在本实施例中，去除掩膜层后通过离子注入工艺，注入P型杂质离子。参见图4b，第一导电类型阱区掺杂窗口处由于形成了掺杂阻挡层173，因此只会在第一区域之外的位置形成第二区域(包括区域116、区域112、区域114及区域118)。可以理解的，在其他实施例中，第一区域也可以是通过注入P型离子形成，第二区域相应地是注入N型离子形成。
S350，热推阱使第一区域和第二区域扩散形成阱区。
在本实施例中，通过高温推阱使区域121扩散形成第一阱122，区域123扩散形成第二阱124，区域125扩散形成第三阱126，区域112扩散形成第四阱132，区域114扩散形成第五阱134，区域116扩散形成第六阱136，区域118扩散形成第七阱138。
在一个实施例中，热推阱的温度为1000～1300摄氏度，时间为250～350分钟。由于推阱的温度高、时间长，得到的阱区结深更深、掺杂浓度更低。因此当器件的电极加入电压时，耗尽层的展宽会更大，相当于电极极板之间的距离变大，因此寄生电容减小。在一个实施例中，步骤S340的离子注入的剂量要略高于步骤S320的离子注入的剂量；进一步地，步骤S320和S340的离子注入的剂量为5E11cm-2至5E12cm-2。
S360，通过光刻和掺杂形成齐纳管阱区。
在本实施例中，是在去除掺杂阻挡层之后(本实施例中在热推阱之前就去除掺杂阻挡层173)，通过光刻和离子注入工艺注入第二导电类型离子，并再次进行推阱，从而在第一阱中形成齐纳管阱区139。在本实施例中，步骤S360还需要在第五阱134内形成增强阱133、在第六阱136内形成增强阱135、在第七阱138内形成增强阱137。因此步骤S360光刻时也需要露出各增强阱的注入窗口。在一个实施例中，步骤S360注入第二导电类型离子的剂量在1E14cm-2至1E15cm-2之间，步骤S360的推阱温度为1000～1300摄氏度，时间为60～120分钟。设置增强阱可以增强表面场开启电压，进一步降低被第二导电类型阱区隔离的元器件之间的漏电。
S370，通过光刻和掺杂形成第一掺杂区至第五掺杂区。
通过光刻和掺杂，分别形成第一掺杂区141、第二掺杂区142、第三掺杂区151、第四掺杂区161及第五掺杂区162。在本实施例中，第一掺杂区141、第三掺杂区151、第四掺杂区161为N型掺杂区，第二掺杂区142、第五掺杂区162为P型掺杂区。在本实施例中，是先形成N型掺杂区，然后形成P型掺杂区，再形成齐纳管有源区139。
在一个实施例中，步骤S360和S370之间还包括形成隔离结构的步骤。具体可以是光刻后通过LOCOS工艺形成隔离结构170，参见图1。
在一个实施例中，形成隔离结构170之后，去除光刻胶，然后使用第一注入光刻版进行光刻，露出需要注入N型掺杂区的位置，注入N型离子以形成N型掺杂区；接着去除光刻胶，然后使用第二注入光刻版光刻进行光刻，露出需要注入P型掺杂区的位置，注入P型离子以形成P型掺杂区。
在一个实施例中，步骤S360之后，还包括以下步骤：
形成介质层。具体地，可以采用淀积工艺形成层间介质(ILD)。
形成接触孔，并在接触孔内填充导电材料。具体地，可以光刻后刻蚀介质层形成接触孔。其中，所述导电材料可以为本领域技术人员熟知的任何适合的导电材料，包括但不限于金属材料；其中，所述金属材料可以包括Ag、Au、Cu、Pd、Pt、Cr、Mo、Ti、Ta、W和Al中的一种或几种。在一个实施例中，刻蚀介质层采用干法刻蚀工艺。
在介质层上形成金属互联线。具体地，可以淀积金属层后，光刻并刻蚀金属层形成金属互联线。在一个实施例中，淀积的金属层厚度为3微米。在一个实施例中，刻蚀金属层采用干法刻蚀工艺。
在一个实施例中，形成金属互联线之后还包括形成钝化层的步骤，以及光刻并腐蚀钝化层，形成金属电极引出的步骤。
在一个实施例中，层间介质可为氧化硅层，包括利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介质也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
在一个实施例中，还可以通过平坦化的方法(例如化学机械研磨CMP)对沉积的层间介质进行平坦化，以使层间介质具有平坦的表面。
上述瞬态电压抑制器件的制造方法，通过第四阱对第一阱和第二阱进行隔离、通过第五阱对第二阱和第三阱进行隔离，相当于对齐纳二极管和可控硅、对二极管和可控硅进行隔离，隔离效果好，避免了寄生BJT开启，因此ESD鲁棒性高、便于集成。且由于可控硅电流能力(泄放大电流的能力)比普通的PIN二极管更强，因此采用寄生的可控硅可大幅度提升负脉冲ESD的电流能力。另外N阱和P阱是同时推阱形成，可以减少阱的横扩尺寸，显著降低TVS芯片集成面积，有效降低了制造成本。
在一个实施例中，步骤S320是注入剂量为5E15cm-2的砷离子和剂量为1E14cm-2的磷离子。
在一个实施例中，步骤S340是注入剂量为2.5E15cm-2的二氟化硼。
在一个实施例中，去除掺杂阻挡层173是采用湿法腐蚀工艺。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都为本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种瞬态电压抑制器件，其特征在于，包括：
衬底，为第二导电类型；
第一导电类型阱区，设于所述衬底中，包括第一阱、第二阱及第三阱；
第二导电类型阱区，设于所述衬底中，包括第四阱和第五阱，所述第四阱设于所述第一阱和第二阱之间从而将所述第一阱和第二阱相隔离，所述第五阱设于所述第二阱和第三阱之间从而将所述第二阱和第三阱相隔离；所述第一导电类型和第二导电类型为相反的导电类型；
齐纳管阱区，为第二导电类型，设于所述第一阱中；
第一掺杂区，为第一导电类型，设于所述齐纳管阱区中；
第二掺杂区，为第二导电类型，设于所述齐纳管阱区中；
第三掺杂区，为第一导电类型，设于所述第二阱中；
第四掺杂区，为第一导电类型，设于所述第三阱中；
第五掺杂区，为第二导电类型，设于所述第三阱中；
其中，所述第三掺杂区、第二阱、第四阱、第一阱、齐纳管阱区、第二掺杂区组成可控硅，所述第二掺杂区作为所述可控硅的阳极区，所述第三掺杂区作为所述可控硅的阴极区，所述第二掺杂区作为第一电位端；所述第一掺杂区作为齐纳二极管的阴极，所述齐纳管阱区作为齐纳二极管的阳极，所述第五掺杂区作为二极管的阳极，所述第四掺杂区作为所述二极管的阴极，所述第五掺杂区电性连接所述第三掺杂区作为第二电位端，所述第四掺杂区电性连接所述第一掺杂区。
2.根据权利要求1所述的瞬态电压抑制器件，其特征在于，所述第二电位端用于电性连接输入输出端口，所述第一电位端用于接地。
3.根据权利要求1所述的瞬态电压抑制器件，其特征在于，所述第一导电类型阱区和第二导电类型阱区的结深为7微米～15微米。
4.根据权利要求1所述的瞬态电压抑制器件，其特征在于，还包括增强阱，为第二导电类型，设于所述第五阱中。
5.根据权利要求1所述的瞬态电压抑制器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
6.一种瞬态电压抑制器件的制造方法，所述瞬态电压抑制器件包括二极管、齐纳二极管、可控硅，所述可控硅的阳极区作为第一电位端，所述二极管的阳极区电性连接所述可控硅的阴极区作为第二电位端，所述二极管的阴极区电性连接所述齐纳二极管的阴极区，其特征在于，所述方法包括：
在第二导电类型的衬底上形成掩膜层，然后光刻并刻蚀所述掩膜层，露出第一导电类型阱区掺杂窗口；
通过所述第一导电类型阱区掺杂窗口掺杂第一导电类型离子，在所述衬底表面形成第一区域；
在所述第一区域上生长氧化层作为掺杂阻挡层；
去除所述掩膜层，在衬底表面未被掺杂阻挡层覆盖的位置掺杂第二导电类型离子形成第二区域；所述第一导电类型和第二导电类型为相反的导电类型；
热推阱，使所述第一区域扩散形成第一阱、第二阱及第三阱，所述第二区域扩散形成第四阱和第五阱，所述第四阱设于所述第一阱和第二阱之间从而将所述第一阱和第二阱相隔离，所述第五阱设于所述第二阱和第三阱之间从而将所述第二阱和第三阱相隔离；
在去除所述掺杂阻挡层之后，通过光刻和掺杂第二导电类型离子，在所述第一阱中形成齐纳管阱区；
通过光刻和掺杂，分别形成第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区及第五掺杂区；
其中，所述第一掺杂区为第一导电类型，形成于所述齐纳管阱区中；所述第二掺杂区为第二导电类型，形成于所述齐纳管阱区中；所述第三掺杂区为第一导电类型，形成于所述第二阱中；所述第四掺杂区为第一导电类型，形成于所述第三阱中；所述第五掺杂区为第二导电类型，形成于所述第三阱中。
7.根据权利要求6所述的瞬态电压抑制器件的制造方法，其特征在于，所述热推阱的温度为1000～1300摄氏度，时间为250分钟～350分钟。
8.根据权利要求6所述的瞬态电压抑制器件的制造方法，其特征在于，所述在第二导电类型的衬底上形成掩膜层，是淀积形成氮化硅层。
9.根据权利要求6所述的瞬态电压抑制器件的制造方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；所述通过光刻和掺杂，分别形成第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区及第五掺杂区的步骤包括：
使用第一注入光刻版光刻并离子注入以形成第一掺杂区、第三掺杂区及第四掺杂区；
使用第二注入光刻版光刻并离子注入以形成第二掺杂区和第五掺杂区。
10.根据权利要求6所述的瞬态电压抑制器件的制造方法，其特征在于，所述在所述第一阱中形成齐纳管阱区的步骤之后，所述通过光刻和掺杂，分别形成第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区及第五掺杂区的步骤之前，还包括形成隔离结构的步骤，所述隔离结构用于将所述第一掺杂区与第二掺杂区相隔离，将所述第三掺杂区与第四掺杂区相隔离，以及将所述第四掺杂区与第五掺杂区相隔离。
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