CN106920843B - 静电防护电路及其可控硅整流器 - Google Patents

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Abstract

本发明涉及一种用于静电防护的可控硅整流器，包括衬底、深埋层、第一类型阱区、第二类型阱区、第一类型掺杂区和第二类型掺杂区。第一类型阱区包括互相间隔的第一子阱区和第二子阱区。第二类型阱区介于第一子阱区和第二子阱区之间以将二者隔离，其中第二类型阱区的横向尺寸与可控硅整流器的触发电压和保持电压关联。第一类型掺杂区位于第一类型阱区的表面，包括第一至第四掺杂区，第一和第二掺杂区位于该第一类型阱区的表面的两侧，第三和第四掺杂区分别与第二类型阱区的顶部两侧相邻。第二类型掺杂区位于第一类型阱区的表面，包括第五和第六掺杂区，第五掺杂区间隔地位于该第一和第三掺杂区之间，第六掺杂区间隔地位于第二和第四掺杂区之间。

Description

静电防护电路及其可控硅整流器
技术领域
本发明涉及静电防护，尤其是涉及一种静电防护电路及其可控硅整流器。
背景技术
随着半导体工艺尺寸的不断缩小以及面对日益复杂的应用环境，集成电路(IC)受到静电放电(ESD)损坏的威胁越来越大。静电放电过程的瞬态电流可以达到几安培乃至数十安培，倘如果有相应的ESD防护措施或者防护不足，很容易造成芯片的永久性失效或者潜在性失效。对于汽车电子来说，这可能是以生命为代价的。据数据统计，37％的IC失效是由于ESD造成的，每年造成对半导体工业造成的损失以数十亿美元计。因此提高IC的片上静电防护能力对芯片的可靠性有着重大的意义。
ESD防护器件在电路中作用是当ESD事件来临时，器件迅速导通以形成一个低阻放电通路来泄放ESD电流，同时将器件上的电压钳制在一个较低的水平，以避免击穿内部芯片。而当ESD事件消失时，此器件迅速关闭，处于一个高阻区，以避免。对内部电路造成影响。
典型ESD器件的电流-电压曲线如图1所示。芯片正常工作时，ESD器件处于关闭状态，此时其等效状态相当于断路；当ESD器件上的电压逐渐增大到Vt1之后，其开始导通，并且随着电流的增大，电压开始降低(称其为回退效应，Snapback)；当电压达到保持电压Vh之后，电压开始缓慢上升，电流迅速增加，此时器件处于放电区；当电流继续增大最终由于热效应导致器件二次击穿时，器件将永久失效。此时的电流It2称作二次击穿电流，是ESD器件防护能力的标志。在ESD器件的设计过程中，Vt1，Vh以及It2都是一些重要的参数。首先要根据核心芯片的要求确定设计窗口，如图1所示。Vt1必须要小于芯片的击穿电压BV，这里的BV包括栅极击穿电压BVGS和漏极击穿电压BVDS；同时为了避免闩锁效应，Vh必须要大于电源电压VDD。此处的ESD设计窗口定为[3.3V,9V]。
由于可控硅整流器(Silicon Controlled Rectifier,SCR)高效率的ESD防护性能，其在ESD防护中被广泛采用。但是由于普通SCR器件特性的固有缺陷，导致其不能直接用于汽车电子的ESD防护。
具体来说，汽车电子常用的BCD工艺中的SCR的IV特性由于较高的触发电压Vt和极低的保持电压Vh使得其往往不能满足汽车电子芯片的设计窗口，从而不能在汽车电子芯片中利用SCR来做高效率的静电防护。
CMOS工艺中的SCR结构如图2所示，在阳极Anode和阴极Cathode之间形成一个P+/NW/PW/N+的四层结构，其中NW是N阱，PW是P阱，P+是P掺杂区，N+是N掺杂区。这四层结构构成了两个寄生的三极管，其等效电路如图3所示。正是由于这两个寄生的三极管构成的正反馈环路，才使其具有极高的电流增益，为从阳极到阴极的正向ESD脉冲提供防护。
当阳极上出现足够高的ESD脉冲时，NW/PW构成的PN结被反向击穿，产生电流，当N阱电阻上的电压值大于P+/NW结的导通电压0.7V时，寄生的PNP管导通。随着电流的增加，PW与N+(Kn端)之间的电压逐渐增大，当其达到PW/N+结的正向导通电压0.7V时，寄生的NPN管此时也导通，两个三极管构成一个正反馈环路，SCR结构开启。此时，阳极电压从触发电压Vt1开始下降，进入一个回溯阶段，经过此负阻区之后，阳极电压达到保持电压Vh，SCR由此进入平稳的放电区，从而有效释放ESD电流，直到器件因热效应被二次击穿。
但是此处的SCR的击穿电压是由NW/PW构成的PN结的击穿电压决定的，在0.35umBCD工艺中，NW/PW结的击穿电压高达40V，显然不适用于击穿电压为9V的内部芯片中。即便是采用在NW/PW上覆盖一层N+采用NMOS触发的SCR以及衬底触发SCR也只能将SCR的Vt1降到10V左右，其器件参数也不易于调整，难以满足应用要求。
发明内容
本发明所要解决的技术问题是提供一种用于静电防护的可控硅整流器，可以一并实现触发电压和保持电压的可调节性。
本发明还提出一种使用可控硅整流器的静电防护电路。
本发明所提出的用于静电防护的可控硅整流器包括衬底、深埋层、第一类型阱区、第二类型阱区、第一类型掺杂区和第二类型掺杂区。深埋层位于该衬底之上。第一类型阱区位于该深埋层之上，包括互相间隔的第一子阱区和第二子阱区。第二类型阱区位于该深埋层之上且介于该第一子阱区和该第二子阱区之间以将该第一子阱区和该第二子阱区隔离，其中该第二类型阱区的横向尺寸与该可控硅整流器的触发电压和保持电压关联。第一类型掺杂区位于该第一类型阱区的表面，包括第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区，该第一掺杂区和该第二掺杂区位于该第一类型阱区的表面的两侧，该第三掺杂区和该第四掺杂区分别与该第二类型阱区的顶部两侧相邻。第二类型掺杂区位于该第一类型阱区的表面，包括第五掺杂区和第六掺杂区，该第五掺杂区间隔地位于该第一掺杂区和该第三掺杂区之间，该第六掺杂区间隔地位于该第二掺杂区和该第四掺杂区之间。
在本发明的一实施例中，上述的可控硅整流器还包括场氧化层，分别覆盖该第一掺杂区和该第五掺杂区之间、该第五掺杂区和该第三掺杂区之间，该第四掺杂区和该第六掺杂区之间、该第六掺杂区和该第二掺杂区之间的第一类型阱区的表面，以及覆盖该第二类型阱区的表面。
在本发明的一实施例中，该第一掺杂区和该第五掺杂区连接该可控硅整流器的阳极端和阴极端之一，该第六掺杂区和该第四掺杂区连接该可控硅整流器的阳极端和阴极端之一。
在本发明的一实施例中，该第一类型阱区为P阱，该第二类型阱区为N阱，第一类型掺杂区为P型掺杂区，该第二类型掺杂区N型掺杂区。
在本发明的一实施例中，该第一类型阱区为N阱，该第二类型阱区为P阱，第一类型掺杂区为N型掺杂区，该第二类型掺杂区P型掺杂区。
在本发明的一实施例中，该衬底为P型衬底，该深埋层为N型深埋层。
在本发明的一实施例中，该衬底为N型衬底，该深埋层为P型深埋层。
在本发明的一实施例中，该第二类型阱区的横向尺寸与该可控硅整流器的触发电压满足如下公式：其中q为电子电荷，NA为宽度为LA的区域内的阱掺杂浓度，εs为硅的介电常数。
本发明还提出一种静电防护电路，包括如上所述的可控硅整流器，该可控硅整流器连接在两电压端之间。
在本发明的一实施例中，上述的静电防护电路还包括二极管，连接在输入/输出端口与该电压端之间。
本发明由于采用以上技术方案，能够实现较低的触发电压以及足够高的保持电压，并且触发电压和保持电压均可调。使得在普通BCD工艺下，可控硅整流器也可以满足芯片的ESD设计窗口，并且用于芯片的全芯片ESD防护。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是典型的ESD防护器件的电流-电压回退曲线。
图2是已知的可控硅整流器的半导体结构剖面图。
图3是图2所示可控硅整流器的等效电路图。
图4是本发明一实施例的可控硅整流器半导体结构的剖面图。
图5是图4所示可控硅整流器的直流仿真结果。
图6是图4所示可控硅整流器的瞬态仿真结果。
图7是本发明另一实施例的可控硅整流器半导体结构的剖面图。
图8是本发明另一实施例的可控硅整流器半导体结构的剖面图。
图9是本发明一实施例的全芯片静电防护电路的基本结构。
具体实施方式
本发明的实施例描述用于静电防护(ESD)的可控硅整流器。为了克服传统可控硅整流器的固有缺陷，实现可调的触发电压和保持，同时提供高效率的ESD防护，本发明的实施例描述一种双向可控硅整流器。
图4是本发明一实施例的可控硅整流器半导体结构的剖面图。参考图4所示，如图4所示，本实施例的可控硅整流器400可包括衬底401、深埋层(Buried Layer)402、第一类型阱区403、第二类型阱区404、第一类型掺杂区405、第二类型掺杂区406以及场氧化层407。深埋层401位于衬底之上。第一类型阱区403和第二类型阱区404均位于深埋层402之上。第一类型阱区403包括互相间隔的第一子阱区403a和第二子阱区403b。第二类型阱区404则介于第一子阱区403a和第二子阱区403b之间以将二者隔离。在本实施例中，第一类型阱区403例如是P阱，而第二类型阱区404例如是N阱。
第一类型掺杂区405和第二类型掺杂区406均位于第一类型阱区403的表面。第一类型掺杂区405可包括第一掺杂区405a、第二掺杂区405b、第三掺杂区405c和第四掺杂区405d。第一掺杂区405a和第二掺杂区405b位于第一类型阱区403的表面的两侧。第三掺杂区405c和第四掺杂区405d分别与第二类型阱区404的顶部两侧相邻。第二类型掺杂区406包括第五掺杂区406a和第六掺杂区406b。第五掺杂区406a间隔地位于第一掺杂区405a和第三掺杂区405c之间，第六掺杂区406b间隔地位于第二掺杂区405b和第四掺杂区405d之间。在本实施例中，第一掺杂区405a、第二掺杂区405b、第三掺杂区405c和第四掺杂区405d例如是P掺杂区，在图中以P+表示。相对的，第五掺杂区406a和第六掺杂区406b例如是N掺杂区，在图中以N+表示。
场氧化层(Field Oxide)407分别覆盖第一掺杂区405a和第五掺杂区406a之间、第五掺杂区406a和第三掺杂区405c之间，第四掺杂区405d和第六掺杂区406b之间、第六掺杂区406b和第二掺杂区405b之间的第一类型阱区405的表面，以及覆盖该第二类型阱区406的表面。
另外，第一掺杂区405a和第五掺杂区406a连接可控硅整流器400的阳极端Anode，第六掺杂区406b和第四掺杂区405b连接可控硅整流器400阴极端Cathode。当然，由于可控硅整流器400的对称性，相反的连接，第一掺杂区405a和第五掺杂区406a连接可控硅整流器400的阴极端Cathode，第六掺杂区406b和第四掺杂区405b连接可控硅整流器400的阳极端Anode也是可行的。
在本实施例中，衬底401选用的是P型衬底。相应地，深埋层402选用的是N型深埋层(BNL)。
在本实施例中，利用了半导体中的穿通效应(Punch-through)而在两个第一类型的子阱区403a、403b之间加入不同类型的第二类型阱区404。穿通效应是场效应晶体管的源结与漏结的耗尽区相连通的一种现象。这种效应是在小尺寸场效应晶体管中有可能发生的一种效应，因此也往往就是限制MOSFET尺寸缩小的一种重要的因素。这是VLSI中很值得重视的一个问题，当沟道一穿通，就使源-漏间的势垒显著降低，则从源往沟道即注入大量载流子，并漂移通过源-漏间的空间电荷区、形成一股很大的电流。穿通效应是半导体领域中通常不希望出现的效应，但是本实施例中引入了穿通效应，却得到意料不到的技术效果，即第二类型阱区404的横向尺寸LA与可控硅整流器400的触发电压和保持电压关联，因此修改LA的大小可以实现保持电压和触发电压的调节。
图5是图4所示可控硅整流器的直流仿真结果。参考图5所示，其可以作为一种理想的高压电路IO端口的ESD防护器件，而且其保持电压Vh和触发电压Vt1可以通过调节LA来实现。因此将本实施例的可控硅整流器称为穿通型双向可控硅整流器。此可控硅整流器的触发电压均可以根据下式来调节：
上式中，q为电子电荷，NA为宽度为LA的区域内的阱掺杂浓度，εs为硅的介电常数。并且，也可以通过调整LA来实现可控硅整流器的保持电压Vh的微调。
图6是图4所示可控硅整流器的瞬态仿真结果，图6中L＝3，结果显示可控硅整流器的保持电压为Vh＝11V，触发电压为12V，完全满足高压电路的栅极ESD设计窗口，并且保证了足够低的触发电压Vt1。
图7是本发明另一实施例的可控硅整流器半导体结构的剖面图。参考图7所示，本实施例中，第一类型阱区403例如是N阱，而第二类型阱区404例如是P阱。第一掺杂区405a、第二掺杂区405b、第三掺杂区405c和第四掺杂区405d例如是N掺杂区，在图中以N+表示。相对的，第五掺杂区406a和第六掺杂区406b例如是P掺杂区，在图中以P+表示。本实施例中深埋层402不再需要，因为深埋层的一个重要功能是隔离，此时由于第一类型阱区403换成N阱，若在加上深埋层402，那么第一子阱区403a和第二子阱区403b将会短接到一起。
图8是本发明另一实施例的可控硅整流器半导体结构的剖面图。参考图8所示，在本实施例中，衬底401选用的是N型衬底。相应地，深埋层402选用的是P型深埋层(BPL)。
图9是本发明一实施例的全芯片静电防护电路的基本结构。参考图9所示，静电防护电路900包括双向可控硅整流器920，双向可控硅整流器920连接在有正负电压信号的IO和-VDD之间。此处的双向可控硅整流器920可采用前文描述的可控硅整流器400。另外，这里在VDD和-VDD之间还采用了Power-clamp作为电源之间的防护。
本发明的上述实施例能够实现较低的触发电压(低于芯片的击穿电压BV)以及足够高的保持电压(高于芯片的电源电压以防止闩锁效应)，并且触发电压Vt1和保持电压Vh均可调，并作为具有正负电压信号IO的ESD防护。使得在普通BCD工艺下，可控硅整流器也可以满足芯片的ESD设计窗口，并且用于芯片的全芯片ESD防护。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (9)

1.一种用于静电防护的可控硅整流器，包括：
衬底；
深埋层，位于该衬底之上；
第一类型阱区，位于该深埋层之上，包括互相间隔的第一子阱区和第二子阱区；
第二类型阱区，位于该深埋层之上且介于该第一子阱区和该第二子阱区之间以将该第一子阱区和该第二子阱区隔离，其中该第二类型阱区的横向尺寸与该可控硅整流器的触发电压和保持电压关联；
第一类型掺杂区，位于该第一类型阱区的表面，包括第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区，该第一掺杂区和该第二掺杂区位于该第一类型阱区的表面的两侧，该第三掺杂区和该第四掺杂区分别与该第二类型阱区的顶部两侧相邻；
第二类型掺杂区，位于该第一类型阱区的表面，包括第五掺杂区和第六掺杂区，该第五掺杂区间隔地位于该第一掺杂区和该第三掺杂区之间，该第六掺杂区间隔地位于该第二掺杂区和该第四掺杂区之间；
其中，该第二类型阱区的横向尺寸与该可控硅整流器的触发电压满足如下公式：
其中q为电子电荷，NA为宽度为LA的区域内的阱掺杂浓度，εs为硅的介电常数。
2.如权利要求1所述的可控硅整流器，其特征在于，还包括场氧化层，分别覆盖该第一掺杂区和该第五掺杂区之间、该第五掺杂区和该第三掺杂区之间，该第四掺杂区和该第六掺杂区之间、该第六掺杂区和该第二掺杂区之间的第一类型阱区的表面，以及覆盖该第二类型阱区的表面。
3.如权利要求1所述的可控硅整流器，其特征在于，该第一掺杂区和该第五掺杂区连接该可控硅整流器的阳极端和阴极端之一，该第六掺杂区和该第四掺杂区连接该可控硅整流器的阳极端和阴极端之一。
4.如权利要求1所述的可控硅整流器，其特征在于，该第一类型阱区为P阱，该第二类型阱区为N阱，第一类型掺杂区为P型掺杂区，该第二类型掺杂区N型掺杂区。
5.如权利要求1所述的可控硅整流器，其特征在于，该第一类型阱区为N阱，该第二类型阱区为P阱，第一类型掺杂区为N型掺杂区，该第二类型掺杂区P型掺杂区。
6.如权利要求4所述的可控硅整流器，其特征在于，该衬底为P型衬底，该深埋层为N型深埋层。
7.如权利要求5所述的可控硅整流器，其特征在于，该衬底为N型衬底，该深埋层为P型深埋层。
8.一种静电防护电路，包括如权利要求1-7任一项所述的可控硅整流器，该可控硅整流器连接在两电压端之间。
9.如权利要求8所述的静电防护电路，其特征在于，还包括二极管，连接在输入/输出端口与该电压端之间。
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