KR101162124B1 - 감소된 트리거 전압을 갖는 적층형 ｅｓｄ 보호 회로 - Google Patents

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Abstract

적층형 게이트 커플링된 N-채널 전계 효과 트랜지스터 (GCNFET) 정전기 방전 (ESD) 보호 회로는 스테이지의 적층을 포함한다. 각 스테이지는 NFET를 갖고, 이 NFET의 바디는 그 소스에 연결된다. 게이트와 소스 사이에 저항기가 연결된다. 전류 경로는 전압 공급 노드로부터 각 NFET의 게이트에 제공되어 ESD 발생동안 스테이지의 저항기에 통해 전류가 흘러서 트리거링을 유도한다. 일 실시형태에 있어서, 전압 공급 스테이지와 분리되고 다른 스테이지에 의해 분리되는 NFET 스테이지는 연관된 캐패시턴스 구조물을 갖는다. ESD 발생의 과도 전류 상태 동안, 전류는 전압 공급 노드로부터 기생 캐패시턴스 구조물을 통해 게이트로 흐른 후 저항기를 통해 흐름으로써, 트리거링을 개시한다. GCNFET ESD 보호 회로는 그 유지 전압보다 20% 미만 더 높은 트리거 전압을 갖는다.

Description

감소된 트리거 전압을 갖는 적층형 ＥＳＤ 보호 회로{STACKED ESD PROTECTION CIRCUIT HAVING REDUCED TRIGGER VOLTAGE}
개시된 실시형태는 ESD 보호 회로에 관한 것이다.
도 1 (종래 기술) 은 상술한 상대적으로 큰 동작 공급 전압으로부터 동작하는 기능 회로를 보호하기 위해 사용된 종래의 ESD 보호 회로 (1) 의 회로도이다. ESD 클램프 회로 (1) 는 종종 "게이트 접지된 NMOS" (GGMOS 또는 GGNMOS) 보호 회로로서 지칭되는데, 이는 N 채널 전계 효과 트랜지스터 (2 내지 4) 각각의 게이트가 그 트랜지스터의 소스에 연결되기 때문이다. 도 2는 도 1의 회로의 개략적인 단면도이다. ESD 발생 하에서, 3개의 트랜지스터 (2 내지 4) 는 스냅-백 또는 기생 바이폴라 모드에서 전도하여 ESD 전류가 VCC 전압 공급 단자 (5) 로부터 트랜지스터 (2), 트랜지스터 (3) 및 트랜지스터 (4) 를 통해 접지 단자 (6) 에 전달되도록 한다.
도 3 (종래 기술) 은 도 1의 GGMOS 보호 회로의 스테이지들 중 하나의 단면도이다. 고전압 조건 하에서, 역 바이어싱된 드레인 (7) - 바디 (8) 공핍 영역에 걸친 전계는 애벌런치 브레이크다운 메커니즘이 발생하는 지점까지 증가하여 전하 캐리어들을 변화시킨다. 이 전하 캐리어들은 기생 바이폴라 NPN 트랜지스터 (9) 의 베이스로 흐르는 전류 흐름을 야기시킨다. 기생 트랜지스터 (9) 의 N-형 콜렉터는 N+ 형 드레인 (7) 이다. 기생 트랜지스터 (9) 의 N-형 에미터는 N+ 형 소스 (10) 이다. P-형 베이스는 N 채널 전계 효과 트랜지스터의 바디 (8) 의 P-형 재료이다. 기생 트랜지스터 (9) 는 도 3에서 바이폴라 트랜지스터 심볼로 표시된다. 베이스 전류는 바이폴라 트랜지스터를 턴온시키고, 이어서 큰 콜렉터 전류를 야기시켜 드레인-바디 접합에 걸쳐 흐른다. 이 전류는 기생 트랜지스터의 베이스-에미터 접합의 순방향 바이어싱을 유지하는데 필요한 베이스 전류에 기여하도록 작용한다. 따라서, 바이폴라 트랜지스터 동작을 개시하기 위해 높은 드레인-소스 전압 (트리거 전압이라 칭함) 이 요구되는 반면, 일단 개시된 바이폴라 트랜지스터 전도는 드레인-소스 전압이 더 낮은 전압 (유지 전압이라 칭함) 아래로 강하하지 않으면 유지된다. 이러한 트랜지스터 턴온 및 전도의 특성은 "스냅-백" 으로서 통상적으로 지칭된다.
도 1의 회로에서와 같은 이러한 3개의 GGMOS 회로의 적층은 트리거 전압 및 유지 전압 각각을 적층된 회로의 수만큼 배가시킨다. 이에 따라, 도 1의 회로는 도 3의 단일 단계 회로의 트리거 전압의 3배인 트리거 전압을 갖는다. 따라서, 도 1의 회로는 도 3의 단일 단계 회로의 유지 전압의 3배인 유지 전압을 갖는다. 불행하게도, 도 1의 적층형 회로의 배가된 트리거 전압은 너무 높아서, 도 1의 ESD 보호 회로가 트리거하여 그 전류 션팅 (shunting) 기능을 수행하기 전에 보호되어야 할 기능 회로에 손상이 발생할 수도 있다.
도 4 (종래 기술) 는 더 낮은 트리거 전압을 갖는 ESD 보호 회로의 도면이다. ESD 보호 회로는 종종 게이트 구동된 NMOS (GDNMOS) 회로 또는 게이트 커플된 NMOS (GCNMOS) 회로로서 지칭된다. 도 4에 도시된 바와 같이 저항기 (11) 는 게이트 (12) 와 소스 (13) 사이에 배치된다. 그 구조물은 트랜지스터의 고유의 드레인-게이트 중첩 캐패시턴스와 같은 캐패시턴스 (14) 를 갖는다. ESD 발생 동안, 드레인 (24) 상의 빠른 전압 상승은 캐패시턴스 (14) 에 의해 게이트 (12) 에 연결되고 저항기 (11) 를 통한 전류 흐름이 게이트-소스 전압을 야기시킨다. 이 게이트-소스 전압은 채널을 유도하여 게이트 (12) 하부에 채널을 형성하고 드레인 (24) 으로부터 많은 표면 전류 (15) 가 흐르게 한다. 전류 (15) 는 회로의 트리거 전압을 감소시키는 작용을 한다. 이러한 효과에 대한 부가적인 정보로서, ⑴ Julian Zhiliang Chen 등에 의한 "Design Methodology and Optimization of Gate-Driven NMOS ESD Protection Circuits In Submicron CMOS Processes.", IEEE Transactions on Electron Devices, vol.45, no.12, pages 2448-2456 (1998년 12월); 및 ⑵ 미국특허 제5,982,217호; ⑶ 미국특허 제5,838,146호; 및 ⑷ 미국특허 제5,631,793호를 참조한다. 단일 스테이지에 의해 제공되는 것보다 더 큰 유지 전압 및 트리거 전압이 요구되는 경우, 도 4의 회로가 적층될 수 있다. 도 5 (종래 기술) 는 3개의 스테이지 (16-18) 를 갖는 종래의 적층형 GCMOS ESD 보호 회로를 도시한다.
일반적으로, 액티브 RC 트리거된 클램프로서 지칭되는 ESD 보호 회로는 정전기 방전 발생에 의해 야기되는 고전압에 의해 기능 회로가 손상되는 것을 보호하기 위해 사용될 수 있다. 집적 회로의 2개의 단자들 사이의 전압이 ESD 발생으로 인해 충분한 레이트로 증가하면, RC 회로는 트리거하여 대형 N-채널 전계 효과 트랜지스터 (종종, "bigFET" 으로서 지칭됨) 를 턴온한다. bigFET은 2개의 단자들 사이의 ESD 전류를 션트(shunt)하고, 이 2개의 단자들에 걸리는 전압을 기능 회로에 대해 안전한 전압으로 클램핑한다. 이러한 다수의 액티브 RC 트리거된 클램프 회로가 적층될 수 있지만, 통상적으로 이러한 액티브 RC 트리거된 클램프는 공급 전압이 상대적으로 낮은 (예를 들어, 3V) 애플리케이션에 사용된다. 이러한 적층형 액티브 RC 트리거된 클램프가 높은 공급 전압 (예를 들어 20V) 을 갖는 애플리케이션에 사용되었다면, 액티브 RC 트리거된 클램프에서의 bigFET이 정상 전도성 모드로 동작하기 때문에 bigFET이 바람직하지 않게 크게 제작되어야 한다.
상대적으로 높은 동작 공급 전압으로부터 동작하는 액티브 회로가 ESD 발생으로부터 보호되어야 한다면, 실리콘 제어된 정류기 (SCR) 회로가 사용될 수 있음이 당업계에 알려져 있다. 불행하게도, SCR ESD 보호 회로는 동작 시 상대적으로 높은 동작 공급 전압보다 더 낮을 수 있는 유지 전압을 갖는다. 이는 바람직하지 않다. 정상 회로 동작 시 큰 과도 전압 (ESD 발생에 의한 것이 아님) 이 SCR ESD 보호 회로에 의해 보호되는 회로의 전압 공급 단자에 걸쳐 나타났다면, SCR ESD 보호 회로는 액티브 회로의 동작 전압 아래로 공급 전압을 끌어당길 수도 있었다. 이에 따라, 일반적으로 일부 수단이 이러한 큰 과도 전압이 전압 공급 단자들에 걸쳐 부과되는 것을 방지하기 위해 제공되어야 한다. 이러한 별도의 회로를 제공해야 하는 것은 바람직하지 않다.
적층형 게이트-커플링된 N-채널 전계 효과 트랜지스터 (GCNFET) 정전기 방전 (ESD) 보호 회로는 적층 스테이지를 포함한다. 각 스테이지는 NFET를 가지며, NFET의 바디는 그 소스에 연결된다. NFET의 게이트와 소스 사이에 저항기가 연결된다. 일 실시예에 있어서, 3개의 스테이지가 존재하고, 각 스테이지는 그 자신의 딥 N-웰에서 다른 스테이지로부터 격리된다. 전류 경로는 전압 공급 노드 (예를 들어, 전압 공급 단자 (VCC)) 로부터 각 스테이지에서의 NFET의 게이트에 제공되어, ESD 발생 동안 전류가 스테이지의 저항기를 통해 흐르게 되고 감소된 트리거 전압에서 스테이지의 트리거링을 유도한다. 일 실시형태에 있어서, 다른 NFET 스테이지에 의해 전압 공급 노드로부터 격리된 NFET 스테이지는 연관된 캐패시턴스 구조물을 갖는다. 캐패시턴스 구조물은, 예를 들어, 고전압 다이오드 또는 금속-절연체-금속 캐패시터 (MIMCAP) 또는 다른 적당한 구조물일 수도 있다. 캐패시턴스 구조물의 일 플레이트는 전압 공급 노드에 연결되는 반면, 캐패시턴스 구조물의 다른 플레이트는 NFET의 게이트에 연결된다. ESD 발생의 과도 전류 상태 동안, 전류는 전압 공급 노드로부터 캐패시턴스 구조물을 통해 게이트로 흐른 후 저항기를 통해 흐른다. 저항기를 통한 전류 흐름은 NFET의 게이트-소스 전압 (Vgs) 을 증가시키고 스테이지의 트리거 전압을 감소시킨다. 신규한 적층형 GCNFET ESD 보호 회로의 특정 일 실시예는 15V 보다 큰 유지 전압을 가지며, 또한 유지 전압 보다 20% 미만 더 높은 트리거 전압을 갖는다. 유지 전압 (예를 들어, 20V) 은 GCNFET ESD 보호 회로에 의해 보호되는 기능 회로의 정상 동작 공급 전압 (예를 들어, 18.0V) 에 근접하며 이 정상 동작 공급 전압 이상이다. GCNFET ESD 보호 회로 및 기능 회로는 동일한 집적 회로 상에 집적된다.
상술한 것은 개요로서, 필연적으로 상세의 간략화, 일반화 및 생략을 포함하며, 결과적으로, 당업자는 이 개요가 단지 설명적인 것이며 한정하려는 의도는 아님을 알 것이다. 본 명세서에 기재된 디바이스 및/또는 공정의 다른 양태, 발명의 특징 및 이점은 단지 청구범위에 의해 정의된 바와 같이 본 명세서에서 설명된 상세한 설명을 한정하려는 것이 아님이 명백할 것이다.
도 1 및 도 2 (종래 기술) 는 "게이트 접지된 NMOS" (GGMOS) ESD 보호 회로로서 종종 지칭되는 종래의 ESD 보호 회로의 도면이다.
도 3 (종래 기술) 은 도 1의 GGMOS 회로의 일 부분을 도시한다.
도 4 (종래 기술) 는 게이트 구동된 NMOS (GDNMOS) 회로 또는 게이트 커플된 NMOS (GCNMOS) 회로로서 종종 지칭되는 ESD 보호 회로의 도면이다.
도 5 (종래 기술) 는 3개의 스테이지를 갖는 종래 기술의 적층형 ESD 보호 회로를 도시한다.
도 6은 신규한 일 양태에 따른 적층형 GCNFET ESD 보호 회로의 도면이다.
도 7은 도 6의 적층형 GCNFET ESD 보호 회로의 단순 개략도이다.
도 8은 도 6의 적층형 GCNFET ESD 보호 회로의 동작을 도시하는 도면이다.
도 9는 도 6의 적층형 GCNFET ESD 보호 회로의 TLP I-V 곡선이다.
도 10은 도 6의 적층형 GCNFET ESD 보호 회로에서 NFET에 대한 게이트-소스 전압 (Vgs) 곡선을 나타내는 그래프이다.
도 11은 도 6의 적층형 GCNFET ESD 보호 회로의 NFET 중 하나의 개략적인 톱-다운 레이아웃 도면이다.
도 12는 도 6의 적층형 GCNFET ESD 보호 회로의 캐패시턴스 구조물 중 하나의 개략적인 톱-다운 레이아웃 도면이다.
도 13은 신규한 일 양태에 따른 방법의 플로우챠트이다.
도 14는 제2 실시형태의 적층형 GCNFET ESD 보호 회로의 도면이다.
도 15는 제3 실시형태의 적층형 GCNFET ESD 보호 회로의 도면이다.
도 16은 제4 실시형태의 적층형 GCNFET ESD 보호 회로의 도면이다.
도 6은 신규한 일 양태에 따른 적층형 게이트 커플된 N-채널 전계 효과 트랜지스터 (GCNFET) 정전기 방전 (ESD) 보호 회로 (100) 의 개략적인 회로도이다. GCNFET ESD 보호 회로 (100) 는 집적 회로 (101) 의 일 부분이며, 집적 회로 (101) 의 일 부분인 다른 기능 회로 (미도시) 를 보호한다. GCNFET ESD 보호 회로 (100) 는 3개의 스테이지 (150, 151 및 152) 를 갖는다. GCNFET ESD 보호 회로 (100) 는 제1 전압 공급 단자 (102), 제2 전압 공급 단자 (103), 제1 N-채널 전계 효과 트랜지스터 (NFET) (104), 제2 NFET (105), 제3 NFET (106), 제1 저항기 (107), 제2 저항기 (108), 제3 저항기 (109), 제1 캐패시턴스 구조물 (110) 및 제2 캐패시턴스 구조물 (111) 을 포함한다. NFET (104 내지 106) 은 크기 (W/L = 200 마이크론/0.7 마이크론) 의 6-볼트 트랜지스터이며 3중 웰 공정을 이용하여 제조된다. 도 6의 특정 회로에 있어서, 캐패시턴스 구조물 (110 및 111) 는 고전압 다이오드이며 0.1㎊ 의 캐패시턴스를 갖는다. 저항기 (107 내지 109) 는 폴리실리콘 저항기이며 각각 100㏀의 저항을 갖는다. 집적 회로 (101) 의 제1 전압 공급 버스 (VCC 버스) (112) 는 노드 (113) 와 등전위이다. 노드 (113) 는 제1 NFET (104) 의 드레인에 연결되고 또한 제1 전압 공급 단자 (102) 에 연결된다. 마찬가지로, 집적 회로 (101) 의 제2 전압 공급 버스 (GND 버스)(114) 는 노드 (115) 와 등전위이다. 노드 (115) 는 제3 NFET (106) 의 소스에 연결되고 또한 제2 전압 공급 단자 (103) 에 연결된다. 기능 회로 (미도시) 는 본 실시형태에 있어서, 정상 동작 조건 하에서 18V를 반송하는 VCC 버스 (112) 로부터 전력공급 될 수도 있다. 본 실시예에 있어서, 단자 (102 및 103) 는 집적 회로 (101) 의 본드 패드이다.
도 7은 도 6의 GCNFET ESD 보호 회로의 개략도이다. 제1 NFET (104) 은 P-웰 (116) 에 배치된다. 이어서, P-웰 (116) 은 N-형 웰 (117) 로 연장한다. N-형 웰 (117) 은 딥 N-웰 주입부 (118) 및 얕은 N-웰 주입부 (119) 를 포함한다. P-웰은 원격 P+ 콘택 영역을 이용하여 도 7에 개략적으로 도시된 바와 같이 제1 NFET (104) 의 소스에 연결된다. 마찬가지로, 제2 NFET (105) 은 원격 P+ 콘택 영역을 갖는 P-웰 (120) 에 배치된다. 이어서 P-웰 (120) 은 N-형 웰 (121) 로 연장한다. N-형 웰 (121) 은 딥 N-웰 주입부 (122) 및 얕은 N-웰 주입부 (123) 을 포함한다. 이에 따라, 제1 및 제2 NFET은 각각의 N-웰에서 격리된다. 제3 NFET (106) 은 그 자신의 별도의 N-웰에서 다른 2개의 NFET으로부터 격리될 수도 있고, 격리되지 않을 수도 있다. 설명된 특정 실시예에 있어서, 제3 NFET (106) 은 격리되지 않으며 그 자신의 별도의 N-웰을 갖지 않는다.
도 6의 다이오드 심볼 (124) 은 제1 NFET (104) 의 격리 구조의 P-웰 (116)- N-웰 (117) 접합을 나타낸다. 도 6의 다이오드 심볼 (125) 은 N-웰 (117)-P형 기판 (126) 접합을 나타낸다. 라인 (143) 은 NFET (104) 의 딥 N-웰이 NFET (104) 의 소스에 연결된 것을 나타낸다. 도 6의 다이오드 심볼 (127) 은 제2 NFET (105) 의 격리 구조의 P-웰 (120)-N-웰 (121) 접합을 나타낸다. 도 6의 다이오드 심볼 (128) 은 N-웰 (121)-P형 기판 (126) 접합을 나타낸다. 라인 (144) 은 NFET (105) 의 딥 N-웰이 NFET (105) 의 소스에 연결된 것을 나타낸다.
도 8은 도 7의 GCNFET ESD 보호 회로 (100) 의 동작을 나타낸다. 캐패시터 심볼 (132) 은 제1 NFET (104) 의 드레인-게이트 중첩 캐패시턴스를 나타낸다. ESD 상태 동안 VCC 단자 (102) 및 GND 단자 (103) 사이의 전압이 빠르게 상승하는 경우, 역바이어스 드레인 영역 (129)-바디 영역 (130) 공핍 영역이 증대하고 이 공핍 영역에 걸쳐 전계가 증가한다. 캐패시턴스 (132) 는 노드 (113) 를 NFET (104) 의 게이트 (133) 에 연결한다. 드레인-바디 공핍 영역에 걸쳐 충분한 누설 전류가 흘러 기생 NPN 바이폴라 트랜지스터 (131) 를 턴온하기 전에, 전류 (134) 는 제1 전류 경로에서 노드 (113) 로부터 캐패시턴스 (132) 및 저항기 (107) 를 통해 노드 (103) 로 흐른다. 실제로, 제1 전류 경로는 노드 (135) 로부터 제2 단자 (103) 로 더 멀리 연장한다. 모든 게이트-소스 전압은 풀업되고, 이에 따라 3개의 NFET 스테이지 (150-152) 모두가 턴온되고 드레인-소스 전류가 각 NFET에서 흐른다. 특히, 턴온되는 제1 스테이지는 스테이지 (152) 이고, 이는 제2 스테이지 (151) 의 NFET (105) 의 소스를 풀다운하고, 캐패시턴스 구조물 (110) 은 게이트를 풀업하여 제2 스테이지 (151) 를 턴온시킨다. 또한, NFET (104) 의 소스는 도전성 스테이지 (152 및 151) 에 의해 풀다운되며, NFET (104) 의 게이트-드레인 중첩 캐패시턴스는 NFET (104) 의 게이트를 그 소스에 대해 포지티브로 풀시킴으로써, 제1 스테이지 (150) 를 턴온한다.
제1 전류 경로에서 저항기 (107) 를 통해 흐르는 전류 (134, 도 8 참조) 는 NFET (104) 의 게이트-소스 전압을 증가시킨다. 증가된 게이트-소스 전압은 게이트 (130) 아래에 얕은 채널이 형성되도록 유도하며, 다량의 전류 (136) 가 공핍 영역에 걸쳐 흐르도록 한다. 전류 (136) 는 기생 NPN 바이폴라 트랜지스터 (131) 를 턴온하는데 요구되는 시드 전류에 기여한다. 이에 따라, 총 시드 전류는 저항기 (107) 가 존재하지 않는 경우와 같이 드레인-바디 누설 전류를 포함할 뿐만 아니라, 총 시드 전류는 MOSFET 채널 표면 전류 (136) 와 드레인-바디 누설 전류를 포함한다. 저항기 (107) 를 통한 전압의 결과로서, 기생 NPN 바이폴라 트랜지스터 (131) 는 저항기 (107) 가 없는 경우보다 노드 (135) 전압에 대해 낮은 노드 (113) 에서 보다 먼저 "트리거" 한다. 이에 따라, 제1 NFET (104) 을 포함하는 제1 스테이지 (150) 는 대략 7.5V (노드 113과 노드 135 사이) 에서 트리거하고, 바이폴라 트랜지스터 (131) 는 턴온하며 콜렉터 전류를 증가시켜 드레인 전류를 증가시킨다. 증가된 드레인 전류로 인해, NFET에 걸친 드레인-소스 전압이 감소 (또는 "스냅 백") 하여 드레인-소스 전압이 "유지 전압" 에서 유지된다. NFET (104) 의 유지 전압은 대략 6.5V 이다. NFET 구조물의 기생 바이폴라 트랜지스터를 통해 흐르는 전류를 포함하는 NFET (104) 을 통해 흐르는 모든 전류는 NFET (104) 을 "통해" 흐르는 것이라고 한다.
NFET (105) 을 포함하는 제2 스테이지 (151) 는, 전류 (137) 가 ESD 발생 동안 저항기 (108) 를 통해 제2 전류 경로에서 흐르게함으로써 트리거 전압이 감소된다는 점에서 제1 스테이지 (150) 가 동작하는 것과 같이 동작한다. 이 제2 전류 흐름은 제2 NFET (105) 에서 게이트-소스 전압을 야기시키며, 이어서 게이트 (138) 아래에 얕은 채널이 형성되도록 함으로써, 표면 전류 (139) 가 드레인-바디 공핍 영역에 걸쳐 흐르도록 한다. 제1 스테이지 (150) 의 경우에서와 같이, 이 전류 (139) 는 기생 NPN 바이폴라 트랜지스터 (140) 를 턴온시키는데 요구되는 시드 전류에 기여한다. 그러나, 제2 스테이지 (151) 의 경우에 있어서, 캐패시턴스 구조물 (110) 은 ESD 발생의 AC 과도 상태 하에서 전류 (137) 가 제2 전류 경로에서 노드 (113) 로부터 캐패시턴스 구조물 (110) 을 통해 제2 NFET (105) 의 게이트 노드로 흐른 후 저항기 (108) 를 통해 흐를 수 있도록 연결된다. 실제로, 제2 전류 경로는 저항기 (108) 로부터 스테이지 (152) 를 통해 제2 단자 (103) 로 더 멀리 연장한다. 캐패시턴스 구조물 (110) 은 노드 (113) 로부터 저항기 (108) 로 제2 전류 경로를 제공한다.
제2 NFET (105) 이 연결되는 것처럼 제3 NFET (106) 이 연결되지만, 제3 NFET은 격리 딥 N-웰에 배치되지 않는다. 따라서, 캐패시턴스 구조물 (111) 은 ESD 발생의 AC 과도 상태 하에서 전류 (141) 가 제3 전류 경로에서 캐패시턴스 구조물 (111) 을 통해 제3 NFET (106) 의 게이트 노드로 흐른 후 저항기 (109) 를 통해 흐를 수 있도록 연결된다. 캐패시턴스 구조물 (111) 은 노드 (113) 로부터 저항기 (109) 로 제3 전류 경로를 제공한다. 저항기 (109) 를 통한 전류 흐름 (141) 은 표면 전류 (142) 가 흐르게 하는 제3 NFET (106) 상의 게이트-소스 전압을 야기시킨다. 이에 따라, 제3 스테이지 (152) 의 트리거 전압은 제2 및 제1 스테이지의 트리거 전압이 감소되는 메커니즘과 동일한 메커니즘에 의해 감소된다. 회로에서의 캐패시턴스 구조물 (110 및 111) 에 의해, 각 스테이지의 트리거 전압은 대략 7.5V 인 반면, 캐패시턴스 구조물 (110 및 111) 이 제공되지 않았다면, 각 스테이지의 트리거 전압은 대략 11.5V가 된다.
반대로, 도 5 (종래 기술) 의 종래 회로에 있어서, ESD 발생 동안 저항기 (19) 를 통해 흐르는 전류에 대한 실질적인 전류 경로는 없다. 도 5의 종래 회로에 있어서, 제1 스테이지 (16) 가 트리거되기 전에 단자 (20) 로부터의 전류가 제1 스테이지 (16) 를 통해 제2 스테이지 (17) 의 NFET의 드레인으로 통과하는 방법이 없다. 이에 따라, 저항기 (19) 가 존재하더라도, 저항기 (19) 를 통해 흐르는 전류는 실질적으로 없으며, 도 4에서의 전류 (15) 와 같은 전류의 도입에 의해 감소된 트리거 전압에서 제2 스테이지 (17) 가 트리거되도록 하기에 적절한 게이트-소스 전압이 제2 스테이지에서 발전되지 않는다. 제3 스테이지 (18) 는 제2 스테이지 (17) 가 연결되는 방식과 동일한 방식으로 연결된다. 이에 따라, 제3 스테이지 (18) 의 트리거 전압은 도 4에서의 전류 (15) 와 같은 전류의 도입에 의해 유사하게 감소되지 않는다. 또한, 제2 스테이지 (17) 및 제3 스테이지 (18) 의 트리거링 이전에, 제1 스테이지 (16) 의 NFET의 소스는 접지 단자 (21) 로부터 격리된다. 따라서, 제1 스테이지 (16) 의 저항기 (22) 를 통해 접지 단자 (21) 로 흐르는 전류가 또한 실질적으로 없다. 이에 따라, 제1 스테이지 (16) 에서 저항기 (22) 의 존재에도 불구하고, 제1 스테이지 (16) 의 트리거 전압은 도 4에서의 전류 (15) 와 같은 전류의 도입에 의해 또한 감소되지 않는다. 저항기 (22, 19 및 23) 는 도 5의 회로의 트리거 전압에 조금 영향을 미치거나 어떠한 영향도 미치지 않는다.
도 9는 도 6의 적층형 GCNFET ESD 보호 회로 (100) 에 대한 TLP (송신 라인 펄스) I-V 곡선이다. 도 9에서의 각 측정치는 단자 (102) 상으로 공급되는 100 ㎱ 펄스이다. 펄스의 전압 크기는 수평축을 따라 측정 마크의 배치를 결정한다. 펄스의 시작이 수직축을 따라 측정 마크의 배치를 결정한 후에 ESD 보호 회로 (100) 를 통해 흐르는 전류는 평균 70ns 내지 90ns 이다. TLP I-V 곡선은, ESD 보호 회로 (100) 가 캐패시턴스 구조물 (110 및 111) 이 제공되지 않은 트리거 전압이 되는 약 34.5V의 트리거 전압에 비해, 22.6V의 트리거 전압 (VTRIG) 을 갖는다는 것을 나타낸다. TLP I-V 곡선은 ESD 보호 회로 (100) 가 20.3V의 유지 전압 (VHOLD) 을 갖는 것을 나타낸다. 본 실시예에서의 VCC 공급 전압은 18.0V의 최대값을 갖는다. 20.3V 유지 전압은 정상 VCC 공급 전압에 근사하지만, 정상 VCC 공급 전압 이상이며, 22.6V 트리거 전압은 상대적으로 작지만 정상 VCC 동작 공급 전압 이상의 충분한 마진 (약 4V) 이다. 유익하게, GCNFET ESD 보호 회로 (100) 는 ESD 전류를 션트하여 트리거 전압이 유지 전압 20% 미만 더 높고, 유지 전압이 15V 보다 크다.
도 10은 도 6의 3개의 NFET (104 내지 106) 에 대한 게이트-소스 (Vgs) 곡선을 나타내는 도면이다. 20.3V 유지 전압에서, 제1 NFET (104), 제2 NFET (105) 및 제3 NFET (106) 상의 게이트-소스 전압은 각각 1.45V, 1.9V 및 1.9V라는 것을 유의한다. 도 10의 곡선은 캐패시턴스 구조물 (110 및 111) 의 캐패시턴스를 사이즈화하고 저항기 (108 및 109) 의 저항을 사이즈화하는데 유용하다. 약 22V의 Vgs 커브에서의 업스윙은 시뮬레이터의 다이오드 모델에서 그 애벌런치 브레이크다운 전압에 도달하는 캐패시턴스 구조물 (111) 에 기인한다. 통상적으로, 최적 충돌 이온화를 위한 게이트-소스 전압은 최상의 NFET (104) 에 대해 약 1.5V 내지 2.0V 이다. 이에 따라, 저항기 (107 내지 109) 는 ESD 발생 동안 게이트-소스 전압 (Vgs) 이 1.5V가 되기에 충분히 크게 사이즈화되지만, 정상 회로 동작 동안 NFET (104 내지 106) 이 턴오프되기에는 충분히 작게 사이즈화된다. 캐패시턴스 구조물 (110 및 111) 의 캐패시턴스는, 단자 (102) 가 100ns에 있어서 0V 에서 유지 전압 (20.3V) 까지 램프업되는 경우 충분한 전류 흐름을 허용하도록 사이즈화되어, 제1 NFET (104), 제2 NFET (105) 및 제3 NFET (106) 의 게이트-소스 전압 (Vgs) 을 1.5V 값으로 풀 시킨다. 캐패시턴스 구조물 (110 및 111) 이 이러한 방식으로 사이즈화되면, 채널 전류 (136, 139 및 141) 는 직렬 연결된 NFET (104 내지 106) 을 통해 흐르고, NFET의 드레인 전계는 강한 충돌 이온화 전류가 NFET 바디로 흐르게 하여, 마침내 직렬 연결된 NFET을 트리거하는 높은 값에 있을 수 있다.
도 11은 NFET (104 내지 106) 중 하나의 개략적인 레이아웃 도면이다. 영역 표시된 N+ 액티브는 딥 N-웰의 N+ 확산 영역이다. 이것은 단일 사각영역이다. N-웰 내에 P-웰이 도시되지는 않았지만, P-웰은 유사하지만 다소 큰 형상을 갖는다. 이들 사각 웰 영역이 형성된 후, 구조물 상부에 폴리실리콘층이 증착되고 패터닝되어 도 11에 도시된 2개의 평행 연장 수직 스트라이프를 남긴다. 그 후, 포토레지스트가 퇴적되고 패터닝되어 후속 샐리사이드 공정을 "블록" 하기 위해 사용되는 사각 포토레지스트 ("샐리사이드 블록" 이라 함) 를 형성한다. 블록에 의해 보호되지 않고 필드 산화물로 커버되지 않은 실리콘의 영역은 샐리사이드화되어 소스, 게이트 및 드레인 영역에서 하부의 N+ 실리콘과의 우수한 콘택의 형성을 용이하게 한다. 도 11에 나타낸 바와 같이, 대부분의 소스 영역 표면은 샐리사이드화되고 드레인의 일부는 샐리사이드화된다. 게이트 핑거로부터 중앙 드레인의 샐리사이드화된 부분 안쪽으로 연장하는 영역은 임배딩된 밸러스팅 저항을 구성한다. 콘택 (소형 블랙 사각형의 컬럼) 이 형성된 후, 금속의 층이 전체 구조물 상부에 증착된다. 금속층은 패터닝되어 3개의 플레이트들을 형성한다. 도 11에 있어서, 금속 플레이트들의 경계는 "금속1" 로 라벨링된 3개의 굵은 직사각형 라인으로 표시된다.
도 12는 캐패시턴스 구조물 (110 내지 111) 중 하나의 캐패시턴스 구조물에 대한 개략적인 레이아웃 도면이다. 도 12의 실시예에 있어서, 캐패시턴스 구조물은 고전압 다이오드이다. P-웰은 N-웰 내에 형성된다. P-웰의 경계는 도 12의 대시 박스로 표시된다. 다이오드의 접합은 P-웰 (애노드) 과 N-웰 (캐소드) 사이의 접합이다. 캐소드의 콘택 부분은 샐리사이드화된다. 애노드는 캐패시턴스 구조물의 일 플레이트로서 지칭되고, 캐소드는 캐패시턴스 구조물의 다른 플레이트로서 지칭된다.
도 13은 신규한 일 양태에 따른 방법 (200) 을 도시하는 개략적인 플로우챠트이다. 방법 (200) 은 유지 전압 보다 20% 미만 더 높은 트리거 전압을 갖는 적층형 GCNFET ESD 보호 디바이스를 제공하는 단계 (단계 201) 를 포함한다. 일 실시예에 있어서, 단계 (201) 는 ⑴ 제1 전류 경로를 제공함으로써 ESD 발생 동안 제1 전류가 제1 저항기를 통해 흐르는 것 (서브 단계 202)에 의해 달성된다. 저항기의 일 실시예는 도 6의 저항기 (107) 이다. 이 저항기를 통한 전류 흐름은 제1 스테이지의 NFET의 게이트-소스 전압을 증가시킴으로써, 제1 스테이지의 트리거링을 개시한다. 단계 (201) 는 ⑵ 제2 전류 경로를 제공함으로써 ESD 발생 동안 제2 저항기를 통해 제2 전류가 흐르는 것 (서브 단계 203)에 의해 달성된다. 이 저항기의 일 실시예는 도 6의 저항기 (108) 이다. 이 저항기를 통한 전류 흐름은 제2 스테이지의 NFET의 게이트-소스 전압을 증가시킴으로써, 제2 스테이지의 트리거링을 개시한다. 적층형 GCNFET ESD 보호 회로 (100) 의 각 스테이지는 제1 및 제2 전류 경로가 제공되지 않는 바로 그 경우보다 더 낮은 트리거 전압에서 트리거가 이루어진다. 스테이지를 적층함으로써, 유지 전압이 15V보다 크게 된다. 이러한 결과는 전체 GCNFET ESD 보호 회로 (100) 가 회로의 유지 전압보다 20% 미만 더 높은 트리거 전압을 갖고 유지 전압이 15V보다 크다는 것이다.
도 14는 제2 실시형태의 적층형 GCNFET ESD 보호 회로 (300) 의 도면으로서, 캐패시턴스 구조물 (301 및 302) 은 도 6의 실시형태에서와 같은 다이오드보다는 전용 캐패시터 구조물이다. 전용 캐패시터 구조물은, 예를 들어 금속층과 동일한 금속으로 이루어진 2개의 평행 연장 피스 사이에 측벽 캐패시턴스를 채용하는 측면 금속-절연체-금속 캐패시터 (MIMCAP) 일 수도 있다. 캐패시터 구조물에서 금속으로 이루어진 평행 연장 피스 사이의 공간은 증착된 절연체에 의해 채워진다. 또한, 이 캐패시터는 2개의 인접 금속층을 이용하고 이 2개의 금속층 사이의 절연체를 박형화함으로써 실현될 수 있다. 2개의 금속층 사이의 박형의 층간 유전체는 특별한 마스크층을 사용하여 선택적으로 형성된다.
도 15는 제3 실시형태의 적층형 GCNFET ESD 보호 회로 (400) 의 도면이다. 본 실시형태에 있어서, 제1 및 제2 NFET의 딥 N-웰은 각 NFET의 드레인에 연결된다. 제1 NFET (402) 의 딥 N-웰 (401) 은 제1 NFET의 드레인에 연결된다. 제2 NFET (404) 의 딥 N-웰 (403)은 제2 NFET의 드레인에 연결된다. 이것은 딥N-웰이 각각의 NFET의 소스에 연결되어 있는 도 6의 회로와 상이하다.
도 16은 제4 실시형태의 적층형 GCNFET ESD 보호 회로 (500) 의 도면이다. 본 실시형태에 있어서, 제1 NFET (501), 제2 NFET (502) 및 제3 NFET (503) 은 하나의 공통 딥 N-웰 (504) 에 배치된다. 이 공통 N-웰 (504) 은 제1 전압 공급 노드 (505) 에 연결된다.
임의의 특정 실시형태가 교시 목적으로 설명되었지만, 이 특허 문헌의 교시는 일반적 적용성을 가지며 상술한 특정 실시형태에 한정되지 않는다. 적층형 GCNFET ESD 보호 회로가 3개의 스테이지를 가져야할 필요는 없지만, 2개의 스테이지 또는 3개의 스테이지 이상을 가질 수 있다. 따라서, 설명된 특정 실시형태들의 각종 피쳐들의 다양한 변형, 개조 및 조합은 이하 설명되는 특허청구범위의 범위를 벗어나지 않고 실행될 수 있다.
100 : 정전기 방전 (ESD) 보호 회로
102 : 제1 전압 공급 단자
103 : 제2 전압 공급 단자
104 : 제1 N-채널 전계 효과 트랜지스터 (NFET)
105 : 제2 NFET
106 : 제3 NFET
107 : 제1 저항기
108 : 제2 저항기
109 : 제3 저항기
110 : 제1 캐패시턴스 구조물
111 : 제2 캐패시턴스 구조물

Claims (13)

  1. 제1 전압 공급 노드;
    드레인, 게이트, 소스 및 바디를 갖는 제1 N-채널 전계 효과 트랜지스터 (NFET) 로서, 상기 바디는 상기 소스에 연결되고, 상기 제1 NFET의 드레인은 상기 제1 전압 공급 노드에 연결된, 상기 제1 NFET;
    제1 리드 및 제2 리드를 갖는 제1 저항기로서, 상기 제1 저항기의 제1 리드는 상기 제1 NFET의 게이트에 연결되고, 상기 제1 저항기의 제2 리드는 상기 제1 NFET의 소스에 연결된, 상기 제1 저항기;
    드레인, 게이트, 소스 및 바디를 갖고, 상기 바디가 상기 소스에 연결된 제2 NFET;
    제1 리드 및 제2 리드를 갖는 제2 저항기로서, 상기 제2 저항기의 제1 리드는 상기 제2 NFET의 게이트에 연결되고, 상기 제2 저항기의 제2 리드는 상기 제2 NFET의 소스에 연결된, 상기 제2 저항기; 및
    제1 리드 및 제2 리드를 갖는 제1 캐패시턴스 구조물로서, 상기 제1 캐패시턴스 구조물은, 다이오드, 금속-절연체-금속 캐패시터 (MIMCAP), 필드 절연체 캐패시터, 게이트-절연체-반도체 캐패시터로 이루어진 그룹으로부터 취해지며, 상기 제1 캐패시턴스 구조물의 제1 리드는 상기 제1 전압 공급 노드에 연결되고, 상기 제1 캐패시턴스 구조물은 ESD 발생 동안 상기 제2 저항기를 통해 흐르는 전류를 공급하기 위해 연결되는, 상기 제1 캐패시턴스 구조물을 포함하는, 회로.
  2. 제 1 항에 있어서,
    상기 제1 캐패시턴스 구조물의 제2 리드는 상기 제2 저항기의 제1 리드에 연결되는, 회로.
  3. 제 1 항에 있어서,
    제2 전압 공급 노드를 더 포함하고,
    상기 ESD 발생 동안, 전류가 상기 제1 전압 공급 노드로부터, 상기 제1 NFET을 통해, 그리고 상기 제2 NFET을 통해 상기 제2 전압 공급 노드로의 전류 경로에서 흐르는, 회로.
  4. 제 3 항에 있어서,
    드레인, 게이트, 소스 및 바디를 갖고, 상기 바디가 상기 소스에 연결된 제3 NFET;
    제1 리드 및 제2 리드를 갖는 제3 저항기로서, 상기 제3 저항기의 제1 리드는 상기 제3 NFET의 게이트에 연결되고, 상기 제3 저항기의 제2 리드는 상기 제3 NFET의 소스에 연결된, 상기 제3 저항기; 및
    제1 리드 및 제2 리드를 갖는 제2 캐패시턴스 구조물로서, 상기 제2 캐패시턴스 구조물은 다이오드, 금속-절연체-금속 캐패시터 (MIMCAP), 필드 절연체 캐패시터, 게이트-절연체-반도체 캐패시터로 이루어진 그룹으로부터 취해지며, 상기 제2 캐패시턴스 구조물의 제1 리드는 상기 제1 전압 공급 노드에 연결되고, 상기 제2 캐패시턴스 구조물의 제2 리드는 상기 제3 저항기의 제1 리드에 연결된, 상기 제2 캐패시턴스 구조물을 더 포함하는, 회로.
  5. 제 1 항에 있어서,
    제1 N-웰;
    상기 제1 N-웰로 연장하는 제1 P-웰로서, 상기 제1 NFET의 바디는 상기 제1 P-웰의 일 부분인, 상기 제1 P-웰;
    제2 N-웰; 및
    상기 제2 N-웰로 연장하는 제2 P-웰로서, 상기 제2 NFET의 바디는 상기 제2 P-웰의 일 부분인, 상기 제2 P-웰을 더 포함하는 회로.
  6. 제 5 항에 있어서,
    상기 제1 N-웰은 상기 제1 NFET의 소스에 연결되고, 상기 제2 N-웰은 상기 제2 NFET의 소스에 연결되는, 회로.
  7. 제 5 항에 있어서,
    상기 제1 N-웰은 상기 제1 NFET의 드레인에 연결되고, 상기 제2 N-웰은 상기 제2 NFET의 드레인에 연결되는, 회로.
  8. 제 5 항에 있어서,
    상기 제1 N-웰은 상기 제1 전압 공급 노드에 연결되고, 상기 제2 N-웰은 상기 제1 N-웰에 연결되는, 회로.
  9. 제 1 항에 있어서,
    공통 N-웰;
    상기 공통 N-웰로 연장하는 제1 P-웰로서, 상기 제1 NFET의 바디는 상기 제1 P-웰의 일 부분인, 상기 제1 P-웰; 및
    상기 공통 N-웰로 연장하는 제2 P-웰로서, 상기 제2 NFET의 바디는 상기 제2 P-웰의 일 부분인, 상기 제2 P-웰을 더 포함하는, 회로.
  10. 제 1 항에 있어서,
    상기 회로는 트리거 전압 및 유지 전압을 가지며, 상기 유지 전압은 15V보다 더 크고, 상기 트리거 전압은 상기 유지 전압보다 20% 미만 더 높은, 회로.
  11. 드레인, 소스, 게이트 및 바디를 갖는 제1 N-채널 전계 효과 트랜지스터 (NFET) 를 제공하는 단계로서, 상기 바디는 상기 소스에 연결되고, 제1 저항기가 상기 게이트에 연결된 제1 리드를 갖고, 상기 제1 저항기가 상기 소스에 연결된 제2 리드를 갖는, 상기 제1 NFET를 제공하는 단계;
    드레인, 소스, 게이트, 및 바디를 갖는 제2 NFET를 제공하는 단계로서, 상기 제2 NFET의 바디는 상기 제2 NFET의 소스에 연결되고, 제2 저항기가 상기 제2 NFET의 게이트에 연결된 제1 리드를 갖고, 상기 제2 저항기가 상기 제2 NFET의 소스에 연결된 제2 리드를 가지며, 상기 제2 NFET의 드레인이 상기 제1 NFET의 소스에 연결된, 상기 제2 NFET을 제공하는 단계;
    상기 제1 저항기를 통과하는 제1 전류 경로를 제공하여, ESD 발생 동안 상기 제1 전류 경로에서의 상기 제1 저항기를 통해 제1 전류가 흐르도록 하는 단계; 및
    상기 제2 저항기를 통과하는 제2 전류 경로를 제공하여, 상기 ESD 발생 동안 상기 제2 전류 경로에서의 상기 제2 저항기를 통해 제2 전류가 흐르도록 하는 단계를 포함하고,
    상기 제1 전류 경로는 전압 공급 노드로부터 드레인-게이트 캐패시턴스를 통해 그리고 상기 제1 저항기를 통해 상기 제2 NFET의 드레인으로 연장하고,
    상기 제2 전류 경로는 상기 전압 공급 노드로부터 캐패시턴스 구조물을 통해 그리고 상기 제2 저항기를 통해 연장하는, 방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 캐패시턴스 구조물은 다이오드, 금속-절연체-금속 캐패시터 (MIMCAP), 필드 절연체 캐패시터, 및 게이트-절연체-반도체 캐패시터로 이루어진 그룹으로부터 취해지는, 방법.
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