JP4000096B2 - Ｅｓｄ保護回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integration Circuit） 等の半導体集積回路をＥＳＤ（Electrostatic Discharge；静電気放電）から保護するＥＳＤ保護回路に関する。
【０００２】
【従来の技術】
従来、ＩＣやＬＳＩ等の半導体集積回路をＥＳＤにより発生する高電圧から保護するために、種々のＥＳＤ保護回路が提案されている。ここでは、図９乃至図１３を用いて従来の３種類のＥＳＤ保護回路について説明する。
【０００３】
図９は、従来例１に係るＥＳＤ保護回路を模式的に示した回路図である。
【０００４】
図９に示すように、第１，第２のパッド１１，１２には内部回路１３が接続され、これらのパッド１１，１２間には、クランプ回路１４が接続されている。上記クランプ回路１４は、ＮＭＯＳトランジスタ１８により構成される。すなわち、上記ＮＭＯＳトランジスタ１８のドレインが第１のパッド１１に接続され、ソースが第２のパッド１２に接続され、ゲートとバックゲートはソースに接続される。上記第２のパッド１２は接地されている。
【０００５】
次に、図９に示した回路の動作について図１０を用いて説明する。図１０は、図９に示すＮＭＯＳトランジスタ１８の電圧−電流特性を模式的に示す図である。図１０において、横軸はＮＭＯＳトラジスタ１８のドレインとソースとの間に印加される電圧値Ｖ１であり、縦軸はドレインとソースとの間に流れる電流値Ｉ１である。
【０００６】
まず、第１のパッド１１と第２のパッド１２の間にＥＳＤによる高電圧が印加されない場合（領域１）は、クランプ回路１４であるＮＭＯＳトランジスタ１８のドレインとソース間には電流は流れない。これは、上記のようにＮＭＯＳトランジスタ１８のゲートとソースは互いに接続されて同電位になっており、非導通状態（オフ状態）になっているためである。従って、内部回路１３を高電圧から保護する必要のない場合においては、内部回路１３の通常動作には影響を与えない。
【０００７】
一方、第１のパッド１１と第２のパッド１２の間にＥＳＤによる高電圧が印加された場合（領域２）は、ＮＭＯＳトランジスタ１８は導通状態（オン状態）になり、ＥＳＤより発生したＥＳＤ電荷が第１のパッド１１からクランプ回路１４を通って第２のパッド１２へ抜けてゆく。即ち、内部回路１３には高電圧が印加されずに内部回路１３を保護することが出来る。
【０００８】
上記領域２の場合における、ＮＭＯＳトランジスタ１８の電圧−電流特性についてさらに詳しく説明する。ＮＭＯＳトランジスタ１８のドレインとソースとの間に高電圧がかかると、図１０に示すように、一旦トリガ電圧Ｖｔ１に達した後、ＮＭＯＳトランジスタ１８にはスナップバック特性が発生する。上記スナップバック特性のために、電圧がホールド電圧Ｖｈまで降下する。その後、急激に電流を流せるようになる。
【０００９】
尚、このときＮＭＯＳトランジスタ１８に流れる電流は、ドレインから基板部分を通ってソースへ流れるバイポーラアクションとして流れるオフ電流である。従って、ＮＭＯＳトランジスタ１８のチャネル部を流れるオン電流ではない。
【００１０】
しかし、上記のような構成のＥＳＤ保護回路では、以下の２つの設計条件を満足しなければならない。まず、第１の設計条件として、保護すべき内部回路１３の耐圧値（内部回路１３が破壊される電圧）をトリガ電圧値Ｖｔ１の耐圧値よりも高くする必要がある。さらに、第２の設計条件は、ホールド電圧値Ｖｈを内部回路１３の電源電圧値Ｖｄｄよりも高くする必要がある。尚、上記第２の設計条件は、内部回路１３が通常動作している場合において、クランプ回路１４が導通状態（オン状態）となるのを排除するために求められる設計条件である。
【００１１】
ところが、近年の半導体製造技術の微細化に伴って、内部回路に用いられるＭＯＳＦＥＴのゲート耐圧値が急激に低下してきた。例えば、０．１８〜０．１３ミクロンプロセスではトリガ電圧値Ｖｔ１とゲート耐圧値はほぼ同等になり、０．０９ミクロンプロセスではトリガ電圧値Ｖｔ１よりもゲート耐圧値が低い状況になった。即ち、内部回路１３の耐圧値がトリガ電圧値Ｖｔ１よりも低い状況となった。そのため、今後の微細化プロセスを考慮すると、上記第１の設計条件を満足することが難しくなっている。
【００１２】
次に、図１１及び図１２を用いて従来例２に係るＥＳＤ保護回路を説明する。図１１は、従来例２に係るＥＳＤ保護回路を模式的に示した回路図である。
【００１３】
この従来例２に係るＥＳＤ保護回路は、上記従来例１に示したＥＳＤ保護回路に、更に時定数回路２３を設けている。このようなＥＳＤ保護回路については、例えば特許文献１に記載されている。
【００１４】
上記時定数回路２３は、キャパシタＣと抵抗素子Ｒにより構成される。上記キャパシタＣの一方の電極はパッド１１に接続され、他方の電極はＮＭＯＳトランジスタ１８のゲートに接続される。上記抵抗素子Ｒの一端は上記ＮＭＯＳトランジスタのゲートに接続され、他端はパッド１２に接続される。
【００１５】
次に、図１２を用いて図１１に示したＥＳＤ保護回路の動作を説明する。図１２は、図１１に示すＮＭＯＳトランジスタ１８の電圧−電流特性を示す図である。図１２において、横軸はＮＭＯＳトラジスタ１８のドレインとソースとの間に印加される電圧値Ｖ１であり、縦軸はドレインとソースとの間に流れる電流値Ｉ１である。
【００１６】
まず、第１のパッド１１と第２のパッド１２の間にＥＳＤのよる高電圧が印加されない場合においては、上記と同様にクランプ回路１４は非導通状態（オフ）である。そのため、内部回路１３の通常動作には影響を与えない。
【００１７】
しかし、第１のパッド１１と第２のパッド１２の間にＥＳＤによる高電圧が印加された場合は、時定数回路２３が生成する一定時間のパルスがＮＭＯＳトランジスタ１８のゲートに印加される。そのため、ＮＭＯＳトランジスタ１８はオンとなる。即ち、クランプ回路１４は導通状態（オン状態）となる。
【００１８】
そのため、ＥＳＤにより発生したＥＳＤ電荷は、第１のパッド１１からクランプ回路１４を通って第２のパッド１２へ放出される。そのため、ＥＳＤにより発生した高電圧から内部回路１３を保護することが出来る。尚、上記一定時間は、概ねキャパシタＣの容量値と抵抗素子Ｒの抵抗値を掛け合わせた時定数により決定される。
【００１９】
ここで、図１２を用いて、上記の第１のパッド１１と第２のパッド１２の間にＥＳＤによる高電圧が印加された場合における、ＮＭＯＳトランジスタ１８の電圧−電流特性について詳しく説明する。
【００２０】
図１２中の実線２５はＮＭＯＳトランジスタ１８のチャネルを流れる電圧−電流特性を示す。即ち、実線２５は「ＮＭＯＳトランジスタ１８がオンのとき」の特性である。さらに、図１２中の破線２６は、従来例１のスナップバック特性に相当する電圧−電流特性を示す。即ち、破線２６は「ＮＭＯＳトランジスタ１８がオフのとき」の特性である。図１２に示すように、実線２５の特性は破線２６の特性よりも電流を多く流すことが出来る。そのため、ＥＳＤに対する保護能力は従来例１よりも高い。尚、上記のように実線２５で示す特性は、従来例１と異なりＮＭＯＳトランジスタ１８のソースとドレインの間に形成されるチャネル部を流れるオン電流により示される特性である。また、破線２６で示すようなＮＭＯＳトランジスタ１８を流れる電流は、バイポーラアクションとしてチャネル部を流れないオフ抵抗である。
【００２１】
上記のように、従来例２はＮＭＯＳトランジスタ１８のオフ電流ではなくオン電流を利用する。そのため、従来例１における第１の設計条件「保護すべき内部回路の耐圧（内部回路が破壊される電圧）よりも、トリガ電圧Ｖｔ１が低くなくてはならない」という設計条件を考慮する必要がない。
【００２２】
しかし、従来例２では時定数回路２３の設計が難しくなる。即ち、上記時定数（＝キャパシタＣの容量値と抵抗素子Ｒの抵抗値とを掛け合わせた値）が小さいと、ＮＭＯＳトランジスタ１８がオンとなる時間が短くなり、効果的なＥＳＤ保護ができない。逆に、時定数を大きく設定すると、ＮＭＯＳトランジスタ１８がオンとなる時間が長くなるため効果的なＥＳＤ保護をすることが出来る。しかし、抵抗素子ＲとキャパシタＣのサイズが大きくなりチップコストは高くなる。しかも、上記時定数回路２３は、各一対のパッドごとに必要となるため、チップ全体では製造コストやチップサイズの大幅な増大を招く。
【００２３】
次に、図１３を用いて従来例３に係るＥＳＤ保護回路を説明する。図１３は、従来例３に係るＥＳＤ保護回路を模式的に示した回路図である。このようなＥＳＤ保護回路は、例えば非特許文献１に記載されている。
【００２４】
図１３に示すように従来例３に係るＥＳＤ保護回路は、時定数回路２３とクランプ回路１４との間に、第１乃至第３のインバータ３０−１，３０−２，３０−３の入力端と出力端とを順次接続して設けている。
【００２５】
上記第１乃至第３のインバータ３０−１，３０−２，３０−３は、ＰＭＯＳトランジスタＰ−１，Ｐ−２，Ｐ−３とＮＭＯＳトランジスタＮ−１、Ｎ−２、Ｎ−３とで構成される。上記第１のインバータ３０−１の入力端子は時定数回路２３のノード２４に接続され、出力端子は第２のインバータ３０−２の入力端子に接続される。上記第２のインバータ３０−２の出力端子は第３のインバータ３０−３の入力端子に接続される。上記第３のインバータ３０−３の出力端子は、上記クランプ回路１４におけるＮＭＯＳトランジスタ１８のゲートに接続される。
【００２６】
次に動作について説明する。まず、第１のパッド１１と第２のパッド１２との間にＥＳＤにより発生する高電圧が印加される場合の動作を説明する。第１のパッド１１と第２のパッド１２との間に高電圧が印加されると、時定数回路２３とインバータ回路３０が生成する信号によって、クランプ回路１４としてのＮＭＯＳトランジスタ１８がオンする。これによって、第１のパッド１１に印加されたＥＳＤ電荷は、クランプ回路１４を介して第２のパッド１２へ抜けていき、内部回路１３を保護する。その他の動作については、上記従来例２と同様であるのでその詳細な説明を省略する。
【００２７】
しかし、従来例３に係るＥＳＤ保護回路は、時定数回路２３を用いるため、上記従来例２と同様の問題を有する。また、インバータ回路３０を設けるため、チップサイズや製造コストの点で更に不利になる。
【００２８】
【特許文献１】
米国特許 ６，２４９，４１０号 明細書（Ｊｕｎ．１９，２００１ＦＩＧ．４）
【００２９】
【非特許文献１】
ON-CHIP ESD PROTECTION FOR INTEGRATED CIRCUITS An IC Design Perspective Figure 4-24 （Albert Z.H.Wang著 Kluwer Academic Publishers Group）
【００３０】
【発明が解決しようとする課題】
上記のように従来のＥＳＤ保護回路は、保護能力が十分ではなく、且つ微細化に伴って設計や製造が難しくなり、製造コスト及びチップサイズが増大する、という問題があった。
【００３１】
この発明は上記のような事情に鑑みてなされたものであり、保護能力が高く、且つ微細化しても設計や製造が容易で、製造コスト及びチップサイズを低減することが出来るＥＳＤ保護回路を提供することを目的とする。
【００３２】
【課題を解決するための手段】
この発明の一態様に係るＥＳＤ保護回路は、半導体集積回路と、前記半導体集積回路に接続される外部接続端子としての第１のパッドと、前記半導体集積回路に接続される外部接続端子としての第２のパッドと、第１電源電圧または第２電源電圧に基づく制御信号を出力する制御回路と、前記制御回路に電気的に接続され、前記第１電源電圧が印加される第３のパッドと、ソースが前記第１のパッドに接続されゲートに前記制御信号が入力される第１導電型の第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのドレインに接続されソースが前記第２のパッドに接続されゲートに前記制御信号が入力される第２導電型の第２ＭＯＳトランジスタとを備え、入力された前記制御信号を反転して出力するＣＭＯＳ型インバータ回路と、電流経路の一端および他端が前記第１のパッドと前記第２のパッドとの間に接続され、制御端子に入力される前記ＣＭＯＳ型インバータ回路の出力に応答して、前記電流経路が導通状態または非導通状態に制御されるスイッチ回路とを具備し、前記制御回路は、一端が前記第３のパッドに接続され、他端が前記第２電源電圧に接続される第１の抵抗素子を備える。
【００３３】
上記のような構成によれば、クランプ回路のオン電流を用いることが出来るため、高い保護能力を有する。さらに、制御回路によりクランプ回路を導通可能状態、または非導通状態に切り替えることが出来る。そのため、トリガ電圧やホールド電圧の設計上の制限から解放され、容易に製造することが可能となる。また、上記クランプ回路に時定数回路等を必要としないため、製造コストを低減し、チップサイズを低減することが出来る。
【００３４】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００３５】
まず、図１及び図２を用いて、この発明に係るＥＳＤ保護回路の概略構成を説明する。
【００３６】
図１に示すように、半導体チップ５０中に保護すべき半導体集積回路である内部回路５４が形成されている。さらに、第１のパッド５１及び第２のパッド５２が内部回路５４に接続され、上記第１，第２のパッド５１，５２の間にクランプ回路５５が接続される。また、第３のパッド５３は上記制御回路５６に接続されている。上記クランプ回路５５は制御回路５６の出力信号により導通可能状態／非導通状態が制御される。
【００３７】
次に、図２を用いて図１で示すＥＳＤ保護回路の動作を説明する。図２は図１のクランプ回路５５の電圧−電流特性を模式的に示す図である。ここで、図２の横軸はクランプ回路５５に印加される電圧値Ｖを示し、縦軸はクランプ回路５５に流れる電流値Ｉを示す。さらに、図中の実線６１は第１の電圧−電流特性を示し、実線６２は第２の電圧−電流特性を示す。
【００３８】
まず、ＬＳＩ等の半導体チップ５０が実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においての動作を説明する。
【００３９】
ここで、上記半導体チップ５０が実装された後とは、例えば電子機器や家電製品等のエンド製品の中に部品として組み込まれた後のことである。換言すれば、定められた条件で通常の動作をしているような状況等をいう。上記のような状況においては、ＥＳＤにより内部回路５４に高電圧が印加される可能性は極めて低い。そのため、クランプ回路５５を第１の電圧−電流特性６１に設定し、非導通状態（オフ状態）とする。
【００４０】
上記のように半導体チップ５０が実装された後では、上記第３のパッド５３には制御回路５６を適切に制御するための信号が入力される。すると、制御回路５６の制御によりクランプ回路５５の電圧−電流特性は第１の電圧−電流特性６１となる。図２に示すように、第１の電圧−電流特性６１は、電圧値Ｖが小さい場合においては電流値Ｉが流れない特性である。即ち、クランプ回路５４が第１の電圧−電流特性６１を示す場合には、クランプ回路５５は非導通状態（オフ状態）となる。
【００４１】
そのため、クランプ回路５５の動作が、内部回路５４の動作に影響を与えることはない。従って、内部回路５４は正常な動作を行うことが出来る。
【００４２】
一方、半導体チップ５０が実装される前、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得る状況においての動作を説明する。
【００４３】
ここで、上記半導体チップ５０が実装される前とは、例えば製造された直後から電子機器メーカの工場内でＰＣ板へ組み込まれる工程まで間の状況、又は半導体チップが半導体工場で製造されてからエンド製品に組み込まれ通常の動作を行うまでの間の状況等をいう。上記のような状況においては、ＥＳＤにより内部回路５４に高電圧が印加される可能性がある。そのため、クランプ回路５５を導通可能状態にしておき、いつＥＳＤによる高電圧が印加されてもよいようにしておく。即ち、クランプ回路５５を第２の電圧−電流特性６２に制御し、導通可能状態に設定しておく。クランプ回路５５が導通可能状態であるため、高電圧により発生した電荷をクランプ回路５５に通過して、接地電源Ｖｓｓに放電することが出来る。
【００４４】
上記のように半導体チップ５０が実装される前では、上記第３のパッド５３は外部より信号は与えられていないが、制御回路５６の制御により、クランプ回路５５の電圧−電流特性は第２の電圧−電流特性６２となっている。図２に示すように、第１の電圧−電流特性６２は、電圧値Ｖがわずかでも印加されると電流値Ｉが多量に流れるような特性である。即ち、クランプ回路５５が第２の電圧−電流特性６２を示す場合、クランプ回路５５は導通可能状態となる。
【００４５】
従って、ＥＳＤにより第１のパッド５１と第２のパッド５２との間に高電圧（例えば、数千Ｖ程度）が印加された場合であっても、上記高電圧はクランプ回路５５を介して放電される。即ち、ＥＳＤにより発生したＥＳＤ電荷は、第１のパッド５１からクランプ回路５５を通過して第２のパッドへ放出される。
【００４６】
そのため、ＥＳＤによる高電圧は内部回路５４に印加されることがない。その結果、内部回路５４が高電圧により破壊されることから保護することが出来る。
【００４７】
上記図２中に示すように、第２の電圧−電流特性６２はオン電流を利用している。そのため、多量の電流を流すことが出来、クランプ回路５５は高い保護能力を有している。
【００４８】
さらに、制御回路５６の制御によりクランプ回路５５の電圧−電流特性を、第１の電圧−電流特性６１又は第２の電圧−電流特性６２となるように制御する。即ち、クランプ回路５５は、非導通状態又は導通可能状態のいずれかの状態に切り替えて使用される。そのため、従来例１のような設計上の条件が必要ではない。その結果、クランプ回路５５の設計上の制約を考慮する必要がなく、ＥＳＤ保護回路を安易に製造することが出来る。
【００４９】
しかも、この実施形態に係るＥＳＤ保護回路においては、内部回路５４の微細化に伴う設計上の条件を懸念する必要はない。従って、今後の微細化された内部回路５４にもおいても容易に対応することが出来る。
【００５０】
さらに、時定数回路等が不要であるため、時定数回路の時定数による製造上の制約から解放され、ＥＳＤ保護回路を容易に製造することが出来る。さらに、時定数回路等の製造に伴う製造コストの増大及びチップサイズの増大もないため、製造コスト及びチップサイズを低減することが出来る。
【００５１】
[第１の実施形態]
次に図３を用いて、この発明の第１の実施形態に係るＥＳＤ保護回路ついて説明する。図３はＥＳＤ保護回路を模式的に示す回路図である。また、以下の説明において、上記図１で示したＥＳＤ保護回路の説明と重複する部分の説明を省略し、特に相違する部分について詳しく説明する。
【００５２】
図３に示すように、クランプ回路５５はスイッチ回路６５及びインバータ回路６６から構成され、制御回路５６は抵抗回路６７から構成される。また、第２のパッド５２は接地用のパッドであり、半導体集積回路内の接地電源線に接続されている。
【００５３】
上記インバータ回路６６は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１から構成される。ＰＭＯＳトランジスタＰ１のゲートは第３のパッド５３に接続され、ソースは第１のパッドに接続され、ドレインはノード７５に接続される。ＮＭＯＳトランジスタＮ１のゲートは第３のパッド５３に接続され、ソースは第２のパッド５２に接続され、ドレインはノード７５に接続される。
【００５４】
上記スイッチ回路６５は、ＮＭＯＳトランジスタＮ２から構成される。上記ＮＭＯＳトランジスタＮ２のゲートはノード７５に接続され、ソースは第２のパッド５２に接続され、ドレインは第１のパッド５１に接続される。
【００５５】
上記抵抗回路６７は、プルダウン抵抗素子Ｒから構成される。プルダウン抵抗素子Ｒの一端は第３のパッド５３に接続されるノード６８に接続され、他端は半導体集積回路内の接地電源線Ｖｓｓに接続される。
【００５６】
次に、図３で示したＥＳＤ保護回路の動作について説明する。ここで、以下の動作の説明において、図２のようなクランプ回路５５の電圧−電流特性の図示及びその説明は、同様であるので省略する。
【００５７】
まず、半導体チップが実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においては、上記第２のパッド５２は接地電源Ｖｓｓに接続され、上記第３のパッド５３は内部電源Ｖｄｄに接続される。
【００５８】
すると、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートに“Ｈ（High）”レベルの電圧が印加される。よって、ＰＭＯＳトランジスタＰ１はオフし、ＮＭＯＳトランジスタＮ１はオンする。
【００５９】
そのため、ノード７５を介してＮＭＯＳトランジスタＮ２のゲートには、第２のパッド５２に接続された接地電源の“Ｌ（Low ）”レベルの電圧が印加され、ＮＭＯＳトランジスタＮ２はオフする。
【００６０】
以上の動作によって、クランプ回路５５は非導通状態（オフ状態）となる。そのため、クランプ回路５５の動作が、内部回路５５の動作に影響を与えることはなく、内部回路５５の正常な動作を確保する。
【００６１】
一方、半導体チップが実装される前、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得る状況においては、第３のパッド５３は抵抗回路６７を介して接地されている。
【００６２】
すると、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートには“Ｌ”レベルの電圧が印加される。よって、ＮＭＯＳトランジスタＮ１はオフし、ＰＭＯＳトランジスタＰ１はオンし得る状態となる。そのため、ＰＭＯＳトランジスタＰ１がオンした場合には、ＮＭＯＳトランジスタＮ２のゲートに第１のパッド５１と同様な電圧値が印加される。
【００６３】
この時、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、ＰＭＯＳトランジスタＰ１のソースには高電圧が印加され、ＰＭＯＳトランジスタＰ１は完全にオンする。そのため、ＮＭＯＳトランジスタＮ２のゲートには高電圧が印加され、ＮＭＯＳトランジスタＮ２はオンする。
【００６４】
以上の動作によって、クランプ回路５５は導通状態となる。従って、高電圧はクランプ回路５５を介して放電される。即ち、ＥＳＤにより発生したＥＳＤ電荷は、第１のパッド５１からクランプ回路５５を通過して第２のパッドへ放出される。
【００６５】
そのため、ＥＳＤによる高電圧は内部回路５４に印加されることがない。その結果、内部回路５４の通常の動作を確保し、内部回路５４を保護することが出来る。
【００６６】
上記のように、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、ＮＭＯＳトランジスタＮ２のゲートには、高電圧が印加される。そのため、ＮＭＯＳトランジスタＮ２はオンする。即ち、この実施形態に係るクランプ回路５５は、ＭＯＳトランジスタのオン電流を利用する。上記オン電流はＭＯＳトランジスタのチャネル部を流れる電流であるため、オフ電流に比べ多量の電流を流すことが出来る。従って、ＥＳＤにより発生する高電圧に対してより効果的に内部回路５４を保護することが出来る。
【００６７】
以上のようにこの実施形態に係るＥＳＤ保護回路によると、製造が容易になるだけでなく、さらに多くの電流を流すことが出来る。その他の効果は、上記図１で示したＥＳＤ保護回路と同様である。
【００６８】
[第２の実施形態]
次に、図４を用いて第２の実施形態に係るＥＳＤ保護回路について説明する。図４はＥＳＤ保護回路を模式的に示した回路図である。以下の説明において、上記第１の実施形態と重複する部分説明を省略し、相違する部分について詳細に説明する。
【００６９】
図４に示すように、スイッチ回路６５はＰＭＯＳトランジスタＰ２により構成される。上記ＰＭＯＳトランジスタＰ２のゲートはノード７５に接続され、ソースは第２のパッド５２に接続され、ドレインは第１のパッド５１に接続される。さらに、抵抗回路６７のプルアップ抵抗素子Ｒの一端は第３のパッド５３と接続するノード６８に接続され、他端は半導体集積回路内の内部電源線Ｖｄｄに接続される。上記内部電源線Ｖｄｄの電圧値は正極性である。また、第２のパッド５２は電源供給用のパッドであり、半導体集積回路内の内部電源線Ｖｄｄに接続されている。
【００７０】
次に、図４に示したＥＳＤ保護回路の動作について説明する。
【００７１】
まず、半導体チップが実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においては、第２のパッド５２には内部電源Ｖｄｄが供給され、第３のパッド５３は接地される。
【００７２】
すると、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートには“Ｌ”レベルの電圧が印加される。よって、ＰＭＯＳトランジスタＰ１はオンし、ＮＭＯＳトランジスタＮ１はオフする。
【００７３】
そのため、ノード７５を介してＰＭＯＳトランジスタＰ２のゲートには、第２のパッド５２に接続された内部電源の“Ｈ”レベルの電圧値が印加され、ＰＭＯＳトランジスタＰ２はオフする。
【００７４】
以上の動作によって、クランプ回路５５は非導通状態（オフ状態）となる。そのため、クランプ回路５５の動作が、内部回路５４の動作に影響を与えることはなく、内部回路５４は正常な動作を行うことが出来る。
【００７５】
一方、半導体チップが実装される前、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得る状況においては、第３のパッド５３は抵抗回路６７を介して内部電源Ｖｄｄに接続される。上記内部電源Ｖｄｄの電圧値は正極性である。
【００７６】
すると、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートには“Ｈ”レベルの電圧値が印加される。よって、ＰＭＯＳトランジスタＰ１はオフし、ＮＭＯＳトランジスタＮ１はオンする。
【００７７】
そのため、ＰＭＯＳトランジスタＰ２のゲートには第１のパッド５１と同様な“Ｌ”レベルの電圧値が印加され、ＰＭＯＳトランジスタＰ２はオンし得る状態となる。
【００７８】
この時、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、ＰＭＯＳトランジスタＰ２のソースには高電圧が印加され、ＰＭＯＳトランジスタＰ２は完全にオンする。
【００７９】
以上の動作によって、クランプ回路５５は導通可能状態となる。従って、高電圧はクランプ回路５５を介して放電され、内部回路５４には印加されない。
【００８０】
上記のように、ＥＳＤが発生しうる状況においてはクランプ回路５５があらかじめ導通可能状態となっている。そのため、より多くの電流を流すことが出来る。
【００８１】
上記第１実施形態及び第２の実施形態において示したように、クランプ回路５５を構成するＭＯＳトランジスタの導電型を反転した場合であっても、同様の効果を得ることが出来る。このような関係は、以下の実施形態においても同様である。
【００８２】
[第３の実施形態]
次に、図５を用いて第３の実施形態に係るＥＳＤ保護回路を説明する。図５は第３の実施形態に係るＥＳＤ保護回路を模式的に示した回路図である。以下の説明において、上記実施形態と重複する部分説明を省略し、相違する部分について詳細に説明する。
【００８３】
図５に示すように、スイッチ回路６５がバイポーラトランジスタ８６により構成される。上記バイポーラトランジスタ８６のコレクタは第１のパッド５１に接続され、エミッタは第２のパッド５２に接続され、ベースはノード７５に接続される。また、第２のパッド５２は接地用のパッドであり、半導体集積回路内の接地電源線に接続されている。
【００８４】
次に、図５で示したＥＳＤ保護回路の動作について説明する。
【００８５】
まず、半導体チップが実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においては、上記第２のパッドには接地電源Ｖｓｓが接続され、上記第３のパッド５３は内部電源Ｖｄｄに接続される。
【００８６】
すると、上記実施形態と同様の動作により、ＮＭＯＳトランジスタＮ１はオンとなる。従って、バイポーラトランジスタ８６のエミッタとベースには同電圧が印加されるため、バイポーラトランジスタ８６はオフとなる。
【００８７】
従って、クランプ回路５５は非導通状態となるため、内部回路５４の動作に影響を与えない。その結果、内部回路５４は正常な動作を行うことが出来る。
【００８８】
一方、半導体チップが実装される前、即ち、第１のパッド５１と第２のパッド５２との間に高電圧が印加され得る状況においては、第３のパッド５３は抵抗回路６７を介して接地電源Ｖｓｓに接続される。
【００８９】
すると、上記実施形態と同様の動作により、ＰＭＯＳトランジスタＰ１はオンし得る状態となる。この時、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、第１のパッド５１を介してＰＭＯＳトランジスタＰ１のソースに高電圧が印加され、ＰＭＯＳトランジスタＰ１は完全にオンする。そのため、バイポーラトランジスタ８６のベースには高電圧が印加される。一方、バイポーラトランジスタ８６のエミッタには第２のパッド５２を介して接地電圧Ｖｓｓが印加されている。そのため、バイポーラトランジスタ８６はオンとなる。
【００９０】
以上の動作によって、クランプ回路５５は導通可能状態となる。従って、高電圧はクランプ回路５５を介して放電され、ＥＳＤにより発生したＥＳＤ電荷は、第１のパッド５１からクランプ回路５５を通過して第２のパッド５２へ放電される。その結果、内部回路５４を高電圧から保護することが出来る。
【００９１】
一般的に、バイポーラトランジスタはＭＯＳトランジスタに比べ動作速度が速く、多量の電流を流すことが出来る。その結果、クランプ回路５５の電圧−電流特性をさらに向上することが出来る。
【００９２】
[第４の実施形態]
次に、図６を用いて第４の実施形態に係るＥＳＤ保護回路を説明する。図６はＥＳＤ保護回路を模式的に示した回路図である。以下の説明において、上記実施形態と重複する部分の説明を省略し、相違する部分について詳細に説明する。
【００９３】
図６に示すように、スイッチ回路６５がサイリスタ回路９０及びトリガ回路９１により構成されている。上記サイリスタ回路９０は、バイポーラトランジスタ９２及びバイポーラトランジスタ９５により構成され、上記トリガ回路９１はＮＭＯＳトランジスタＮ２及び抵抗素子９９により構成される。
【００９４】
上記バイポーラトランジスタ９２のエミッタは第１のパッド５１に接続され、ベースはバイポーラトランジスタ９５のコレクタに接続され、コレクタはノード９７に接続される。上記バイポーラトランジスタ９５のベースはノード９７に接続され、エミッタ９８は第２のパッド５２に接続される。
【００９５】
上記抵抗素子９９の一端はノード９７に接続され、他端は第２のパッド５２に接続される。また、第２のパッド５２は接地用のパッドであり、半導体集積回路内の接地電源線に接続されている。
【００９６】
次に、図６で示すＥＳＤ保護回路の動作について説明する。
【００９７】
まず、半導体チップが実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においては、上記第２のパッドには接地電源Ｖｓｓが接続され、上記第３のパッド５３は内部電源Ｖｄｄに接続される。
【００９８】
すると、上記実施形態と同様の動作により、ＮＭＯＳトランジスタＮ１がオンする。従ってＮＭＯＳトランジスタＮ２のゲートには、第２のパッド５２を介して“Ｌ”レベルの電圧値が印加される。そのため、ＮＭＯＳトランジスタＮ２はオフする。すると、ノード９７には“Ｌ”レベルの電圧値が印加されるため、サイリスタ回路９０はオフとなる。
【００９９】
以上のように、クランプ回路５５は非導通状態となるため、内部回路５４の動作に影響を与えない。その結果、内部回路５４の正常な動作を行うことが出来る。
【０１００】
一方、半導体チップが実装される前、即ち、第１のパッド５１と第２のパッド５２との間に高電圧が印加され得る状況においては、第３のパッド５３は抵抗回路６７を介して接地される。
【０１０１】
すると、上記実施形態と同様の動作により、ＰＭＯＳトランジスタＰ１はオンし得る状態となる。この時、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、第１のパッド５１を介してＰＭＯＳトランジスタＰ１のソースには高電圧が印加され、ＰＭＯＳトランジスタＰ１は完全にオンする。そのため、ＮＭＯＳトランジスタＮ２のゲートにも高電圧が印加され、ＮＭＯＳトランジスタＮ２はオンする。
【０１０２】
引き続き、ＮＭＯＳトランジスタＮ２を介して、ＥＳＤによる高電圧がバイポーラトランジスタ９５のベースに印加される。一方、バイポーラトランジスタ９５のエミッタには第２のパッドを介して接地電源Ｖｓｓにより“Ｌ”レベルの電圧が印加されている。そのため、バイポーラトランジスタ９５はオンとなる。
【０１０３】
さらに、バイポーラトランジスタ９５を介して、バイポーラトランジスタ９２のベースには接地電圧Ｖｓｓにより“Ｌ”レベルの電圧が印加される。一方、バイポーラトランジスタ９２のエミッタにはＥＳＤにより高電圧が印加される。そのため、バイポーラトランジスタ９２はオンする。
【０１０４】
以上の動作により、クランプ回路５５は導通可能状態となる。従って、ＥＳＤにより発生した高電圧は、クランプ回路５５に印加され、内部回路５４に印加されない。即ち、ＥＳＤにより発生したＥＳＤ電荷をサイリスタ回路９０を介して第２のパッド５２に抜き出すことが出来る。その結果、内部回路５４を保護することが出来る。
【０１０５】
上記のように、高電圧をサイリスタ回路９０の間に印加させることより、内部回路５４を高電圧から保護する。ここで、一般的に上記のような構成を有するサイリスタ回路９０は、ＭＯＳトランジスタに比べて多量の電流を流すことが出来る。そのため、上記実施形態に比べさらに多くの電流を流すことため、より小さな面積において多量の電流を流すことが出来る。その結果、チップサイズを低減することが出来る。
【０１０６】
[第５の実施形態]
次に、図７を用いて第５の実施形態に係るＥＳＤ保護回路を説明する。図７は第５の実施形態に係るＥＳＤ保護回路を模式的に示した回路図である。以下の説明において、上記実施形態と重複する部分の説明を省略し、相違する部分について詳細に説明する。
【０１０７】
図７に示すように、制御回路５６がヒューズ回路１００から構成されている。上記ヒューズ回路１００は、ヒューズＦ、抵抗素子Ｒ１、及び抵抗素子Ｒ２により構成される。
【０１０８】
上記ヒューズＦの一端は第４のパッド１０１に接続されたノード１０３に接続され、他端は第５のパッド１０２に接続されたノード１０４に接続される。抵抗素子Ｒ１の一端は内部電源Ｖｄｄに接続され、他端はノード１０３に接続される。抵抗素子Ｒ２の一端は接地電源Ｖｓｓに接続され、他端はノード１０４に接続される。尚、上記実施形態と同様に第２のパッド５２は接地用の端子であり、半導体集積回路内の接地電源線に接続されている。
【０１０９】
次に、図７で示すＥＳＤ保護回路の動作について説明する。
【０１１０】
まず、半導体チップが実装される前、即ち、第１のパッド５１と第２のパッド５２との間に高電圧が印加され得る状況においては、ヒューズＦはつながったままである。ここで、半導体チップが実装される前とは、例えばＬＳＩ等の半導体チップが工場から出荷される状況等をいう。上記のような状況では、ＥＳＤが印加され得る状況にあるためヒューズＦをつなげたままにし、クランプ回路５５を導通可能状態とする。
【０１１１】
上記のようにヒューズＦはつながれたままであるため、ノード１０３とノード１０４は導通している。また、Ｖｄｄはオープンであるため、ノード１０３及び１０４には、“Ｌ”レベルの電圧が印加され、ＮＭＯＳトランジスタＮ１はオフし、ＰＭＯＳトランジスタＰ１はオンしうる状態になる。
【０１１２】
この状態で、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、ＰＭＯＳトランジスタＰ１のソースには高電圧が印加され、ＰＭＯＳトランジスタＰ１は完全にオンする。さらに、高電圧がＮＭＯＳトランジスタＮ２のゲートに印加されるためＮＭＯＳトランジスタＮ２はオンする。
【０１１３】
以上の動作により、クランプ回路５５は導通可能状態となり高電圧はクランプ回路５５を介して第１のパッド５１と第２のパッド５２との間に印加され、内部回路５４に印加されない。その結果、ＥＳＤにより発生した高電圧から、内部回路５４を保護することが出来る。
【０１１４】
一方、半導体チップが実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においては、ヒューズＦは溶断される。ここで、半導体チップが実装された後とは、例えばＬＳＩ等の半導体チップがボードに組み立てられた後における状況等をいう。このような状況においては、ＥＳＤが印加される可能性が極めて少ない。従って、第４のパッド１０１と第５のパッド１０２との間に高電圧を印加してヒューズＦを溶断し、クランプ回路５５を非導通状態とすれば良い。
【０１１５】
上記のようにヒューズＦは溶断されているため、ノード１０３には“Ｈ”レベルの電圧が印加され、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートには“Ｈ”レベルの電圧が印加される。従って、ＰＭＯＳトランジスタＰ１はオフし、ＮＭＯＳトランジスタＮ１はオンする。さらに、ＮＭＯＳトランジスタＮ２のゲートには第２のパッド５２を介して“Ｌ”レベルの電圧が印加される。そのため、ＮＭＯＳトランジスタＮ２はオフする。
【０１１６】
以上の動作により、クランプ回路５５は非導通状態となるため、内部回路５４の動作に影響を与えない。その結果、内部回路５４の正常な動作を行うことが出来る。
【０１１７】
上記第１乃至第４の実施形態に係る制御回路においては、半導体チップの実装後の実使用時には、制御回路の外部である第３のパッド５３から常時電圧を印加する必要がある。しかし、この第５の実施形態に係る制御回路５６においては、ヒューズＦを切った後は、常時第４のパッド１０１及び第５のパッド１０２に電圧を印加する必要がない。このため、制御回路５６の取り扱いを容易にすることが出来る。
【０１１８】
尚、上記実施形態において制御回路５６の一実施形態として、抵抗回路５６やヒューズ回路１００を示した。しかし、制御回路５６の実施形態はこれに限ったことではなく、半導体チップが実装されたか否かに応じたデータがプログラムされるプログラマブル回路であればよい。
【０１１９】
上記プログラマブル回路の一例として、例えば不揮発性メモリ等が考えられる。さらに、内部回路５４に不揮発性メモリが含まれる場合には、内部回路５４と同時に作り込むことが出来る。そのため、製造コストを低減し、製造を容易にすることが出来る。
【０１２０】
[第６の実施形態]
次に、図８を用いて第６の実施形態に係るＥＳＤ保護回路について説明する。図８はＥＳＤ保護回路を模式的に示す回路図である。以下の説明において、上記実施形態と重複する部分の説明を省略し、相違する部分について詳細に説明する。
【０１２１】
上記第１乃至第５の実施形態においては、一対の第１のパッド５１及び第２のパッド５２が内部回路５４に接続される場合を例に挙げて説明したが、実際には多数のパッドが内部回路５４に接続されている。
【０１２２】
即ち、図８に示すように、内部回路５４を囲む４辺の外部端子に、夫々多数のパッド（第１のパッド５１及び第２のパッド５２を代表的に示す）が接続される。上記第１のパッドと第２のパッドの間には、夫々クランプ回路５５が接続される。上記夫々のクランプ回路５５は、単一の制御回路５６の制御により電圧−電流特性が制御される。さらに、制御回路は第３のパッド５３に接続される。
【０１２３】
図８に示すＥＳＤ保護回路の動作については、上記実施形態と同様であるのでその説明を省略する。
【０１２４】
上記のように、内部回路５４を囲む４辺の外部端子に、夫々多数のパッドが接続され、第１のパッドと第２のパッドの間には、夫々クランプ回路５５が接続される。そのため、４辺の外部端子に接続されたパッドのいずれかにＥＳＤによる高電圧が印加された場合であっても、高電圧はクランプ回路５５に印加され、内部回路５４には印加されない。その結果、内部回路５４を保護することが出来る。
【０１２５】
さらに、上記のように夫々のクランプ回路５５は、単一の制御回路５６の制御によりその電圧−電流特性が制御される。そのため、複数のクランプ回路５５を用いる場合であっても新たに制御回路５６を増加する必要がなく、製造コストを低減することが出来る。
【０１２６】
尚、上記実施形態において、クランプ回路５５はＭＯＳトランジスタ、バイポーラトランジスタ、サイリスタ等の素子を用いて説明した。しかし、実施形態としては上記の素子に限ったことではなく、制御回路５６からの制御信号に応答してオン／オフ制御され、クランプ回路５５を導通可能状態又は非導通状態にするスイッチ素子であればよい。
【０１２７】
また、制御回路５６を電源電圧検出回路で構成し、内部回路５４に電源電圧が印加されている時にクランプ回路５５を非導通状態、電源電圧が印加されていない時にはクランプ回路５５を導通可能状態に制御することも可能である。
【０１２８】
以上、第１乃至第６の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１２９】
【発明の効果】
以上説明したようにこの発明によれば、微細化しても設計や製造が容易で、製造コストを低減し、チップサイズを低減することが出来るＥＳＤ保護回路が得られる。
【図面の簡単な説明】
【図１】 この発明に係るＥＳＤ保護回路の概略構成を説明するための回路図。
【図２】 図１に示すクランプ回路の電圧−電流特性を模式的に示す図。
【図３】 この発明の第１の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図４】 この発明の第２の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図５】 この発明の第３の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図６】 この発明の第４の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図７】 この発明の第５の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図８】 この発明の第６の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図９】 従来例１に係るＥＳＤ保護回路を示す回路図。
【図１０】 従来例１に係るクランプ回路の電圧−電流特性を示す図。
【図１１】 従来例２に係るＥＳＤ保護回路を示す回路図。
【図１２】 従来例２に係るクランプ回路の電圧−電流特性を示す図。
【図１３】 従来例３に係るＥＳＤ保護回路を示す回路図。
【符号の説明】
５１…第１のパッド、５２…第２のパッド、５３…第３のパッド、５４…内部回路、５５…クランプ回路、５６…制御回路。
【発明の属する技術分野】
この発明は、ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integration Circuit） 等の半導体集積回路をＥＳＤ（Electrostatic Discharge；静電気放電）から保護するＥＳＤ保護回路に関する。
【０００２】
【従来の技術】
従来、ＩＣやＬＳＩ等の半導体集積回路をＥＳＤにより発生する高電圧から保護するために、種々のＥＳＤ保護回路が提案されている。ここでは、図９乃至図１３を用いて従来の３種類のＥＳＤ保護回路について説明する。
【０００３】
図９は、従来例１に係るＥＳＤ保護回路を模式的に示した回路図である。
【０００４】
図９に示すように、第１，第２のパッド１１，１２には内部回路１３が接続され、これらのパッド１１，１２間には、クランプ回路１４が接続されている。上記クランプ回路１４は、ＮＭＯＳトランジスタ１８により構成される。すなわち、上記ＮＭＯＳトランジスタ１８のドレインが第１のパッド１１に接続され、ソースが第２のパッド１２に接続され、ゲートとバックゲートはソースに接続される。上記第２のパッド１２は接地されている。
【０００５】
次に、図９に示した回路の動作について図１０を用いて説明する。図１０は、図９に示すＮＭＯＳトランジスタ１８の電圧−電流特性を模式的に示す図である。図１０において、横軸はＮＭＯＳトラジスタ１８のドレインとソースとの間に印加される電圧値Ｖ１であり、縦軸はドレインとソースとの間に流れる電流値Ｉ１である。
【０００６】
まず、第１のパッド１１と第２のパッド１２の間にＥＳＤによる高電圧が印加されない場合（領域１）は、クランプ回路１４であるＮＭＯＳトランジスタ１８のドレインとソース間には電流は流れない。これは、上記のようにＮＭＯＳトランジスタ１８のゲートとソースは互いに接続されて同電位になっており、非導通状態（オフ状態）になっているためである。従って、内部回路１３を高電圧から保護する必要のない場合においては、内部回路１３の通常動作には影響を与えない。
【０００７】
一方、第１のパッド１１と第２のパッド１２の間にＥＳＤによる高電圧が印加された場合（領域２）は、ＮＭＯＳトランジスタ１８は導通状態（オン状態）になり、ＥＳＤより発生したＥＳＤ電荷が第１のパッド１１からクランプ回路１４を通って第２のパッド１２へ抜けてゆく。即ち、内部回路１３には高電圧が印加されずに内部回路１３を保護することが出来る。
【０００８】
上記領域２の場合における、ＮＭＯＳトランジスタ１８の電圧−電流特性についてさらに詳しく説明する。ＮＭＯＳトランジスタ１８のドレインとソースとの間に高電圧がかかると、図１０に示すように、一旦トリガ電圧Ｖｔ１に達した後、ＮＭＯＳトランジスタ１８にはスナップバック特性が発生する。上記スナップバック特性のために、電圧がホールド電圧Ｖｈまで降下する。その後、急激に電流を流せるようになる。
【０００９】
尚、このときＮＭＯＳトランジスタ１８に流れる電流は、ドレインから基板部分を通ってソースへ流れるバイポーラアクションとして流れるオフ電流である。従って、ＮＭＯＳトランジスタ１８のチャネル部を流れるオン電流ではない。
【００１０】
しかし、上記のような構成のＥＳＤ保護回路では、以下の２つの設計条件を満足しなければならない。まず、第１の設計条件として、保護すべき内部回路１３の耐圧値（内部回路１３が破壊される電圧）をトリガ電圧値Ｖｔ１の耐圧値よりも高くする必要がある。さらに、第２の設計条件は、ホールド電圧値Ｖｈを内部回路１３の電源電圧値Ｖｄｄよりも高くする必要がある。尚、上記第２の設計条件は、内部回路１３が通常動作している場合において、クランプ回路１４が導通状態（オン状態）となるのを排除するために求められる設計条件である。
【００１１】
ところが、近年の半導体製造技術の微細化に伴って、内部回路に用いられるＭＯＳＦＥＴのゲート耐圧値が急激に低下してきた。例えば、０．１８〜０．１３ミクロンプロセスではトリガ電圧値Ｖｔ１とゲート耐圧値はほぼ同等になり、０．０９ミクロンプロセスではトリガ電圧値Ｖｔ１よりもゲート耐圧値が低い状況になった。即ち、内部回路１３の耐圧値がトリガ電圧値Ｖｔ１よりも低い状況となった。そのため、今後の微細化プロセスを考慮すると、上記第１の設計条件を満足することが難しくなっている。
【００１２】
次に、図１１及び図１２を用いて従来例２に係るＥＳＤ保護回路を説明する。図１１は、従来例２に係るＥＳＤ保護回路を模式的に示した回路図である。
【００１３】
この従来例２に係るＥＳＤ保護回路は、上記従来例１に示したＥＳＤ保護回路に、更に時定数回路２３を設けている。このようなＥＳＤ保護回路については、例えば特許文献１に記載されている。
【００１４】
上記時定数回路２３は、キャパシタＣと抵抗素子Ｒにより構成される。上記キャパシタＣの一方の電極はパッド１１に接続され、他方の電極はＮＭＯＳトランジスタ１８のゲートに接続される。上記抵抗素子Ｒの一端は上記ＮＭＯＳトランジスタのゲートに接続され、他端はパッド１２に接続される。
【００１５】
次に、図１２を用いて図１１に示したＥＳＤ保護回路の動作を説明する。図１２は、図１１に示すＮＭＯＳトランジスタ１８の電圧−電流特性を示す図である。図１２において、横軸はＮＭＯＳトラジスタ１８のドレインとソースとの間に印加される電圧値Ｖ１であり、縦軸はドレインとソースとの間に流れる電流値Ｉ１である。
【００１６】
まず、第１のパッド１１と第２のパッド１２の間にＥＳＤのよる高電圧が印加されない場合においては、上記と同様にクランプ回路１４は非導通状態（オフ）である。そのため、内部回路１３の通常動作には影響を与えない。
【００１７】
しかし、第１のパッド１１と第２のパッド１２の間にＥＳＤによる高電圧が印加された場合は、時定数回路２３が生成する一定時間のパルスがＮＭＯＳトランジスタ１８のゲートに印加される。そのため、ＮＭＯＳトランジスタ１８はオンとなる。即ち、クランプ回路１４は導通状態（オン状態）となる。
【００１８】
そのため、ＥＳＤにより発生したＥＳＤ電荷は、第１のパッド１１からクランプ回路１４を通って第２のパッド１２へ放出される。そのため、ＥＳＤにより発生した高電圧から内部回路１３を保護することが出来る。尚、上記一定時間は、概ねキャパシタＣの容量値と抵抗素子Ｒの抵抗値を掛け合わせた時定数により決定される。
【００１９】
ここで、図１２を用いて、上記の第１のパッド１１と第２のパッド１２の間にＥＳＤによる高電圧が印加された場合における、ＮＭＯＳトランジスタ１８の電圧−電流特性について詳しく説明する。
【００２０】
図１２中の実線２５はＮＭＯＳトランジスタ１８のチャネルを流れる電圧−電流特性を示す。即ち、実線２５は「ＮＭＯＳトランジスタ１８がオンのとき」の特性である。さらに、図１２中の破線２６は、従来例１のスナップバック特性に相当する電圧−電流特性を示す。即ち、破線２６は「ＮＭＯＳトランジスタ１８がオフのとき」の特性である。図１２に示すように、実線２５の特性は破線２６の特性よりも電流を多く流すことが出来る。そのため、ＥＳＤに対する保護能力は従来例１よりも高い。尚、上記のように実線２５で示す特性は、従来例１と異なりＮＭＯＳトランジスタ１８のソースとドレインの間に形成されるチャネル部を流れるオン電流により示される特性である。また、破線２６で示すようなＮＭＯＳトランジスタ１８を流れる電流は、バイポーラアクションとしてチャネル部を流れないオフ抵抗である。
【００２１】
上記のように、従来例２はＮＭＯＳトランジスタ１８のオフ電流ではなくオン電流を利用する。そのため、従来例１における第１の設計条件「保護すべき内部回路の耐圧（内部回路が破壊される電圧）よりも、トリガ電圧Ｖｔ１が低くなくてはならない」という設計条件を考慮する必要がない。
【００２２】
しかし、従来例２では時定数回路２３の設計が難しくなる。即ち、上記時定数（＝キャパシタＣの容量値と抵抗素子Ｒの抵抗値とを掛け合わせた値）が小さいと、ＮＭＯＳトランジスタ１８がオンとなる時間が短くなり、効果的なＥＳＤ保護ができない。逆に、時定数を大きく設定すると、ＮＭＯＳトランジスタ１８がオンとなる時間が長くなるため効果的なＥＳＤ保護をすることが出来る。しかし、抵抗素子ＲとキャパシタＣのサイズが大きくなりチップコストは高くなる。しかも、上記時定数回路２３は、各一対のパッドごとに必要となるため、チップ全体では製造コストやチップサイズの大幅な増大を招く。
【００２３】
次に、図１３を用いて従来例３に係るＥＳＤ保護回路を説明する。図１３は、従来例３に係るＥＳＤ保護回路を模式的に示した回路図である。このようなＥＳＤ保護回路は、例えば非特許文献１に記載されている。
【００２４】
図１３に示すように従来例３に係るＥＳＤ保護回路は、時定数回路２３とクランプ回路１４との間に、第１乃至第３のインバータ３０−１，３０−２，３０−３の入力端と出力端とを順次接続して設けている。
【００２５】
上記第１乃至第３のインバータ３０−１，３０−２，３０−３は、ＰＭＯＳトランジスタＰ−１，Ｐ−２，Ｐ−３とＮＭＯＳトランジスタＮ−１、Ｎ−２、Ｎ−３とで構成される。上記第１のインバータ３０−１の入力端子は時定数回路２３のノード２４に接続され、出力端子は第２のインバータ３０−２の入力端子に接続される。上記第２のインバータ３０−２の出力端子は第３のインバータ３０−３の入力端子に接続される。上記第３のインバータ３０−３の出力端子は、上記クランプ回路１４におけるＮＭＯＳトランジスタ１８のゲートに接続される。
【００２６】
次に動作について説明する。まず、第１のパッド１１と第２のパッド１２との間にＥＳＤにより発生する高電圧が印加される場合の動作を説明する。第１のパッド１１と第２のパッド１２との間に高電圧が印加されると、時定数回路２３とインバータ回路３０が生成する信号によって、クランプ回路１４としてのＮＭＯＳトランジスタ１８がオンする。これによって、第１のパッド１１に印加されたＥＳＤ電荷は、クランプ回路１４を介して第２のパッド１２へ抜けていき、内部回路１３を保護する。その他の動作については、上記従来例２と同様であるのでその詳細な説明を省略する。
【００２７】
しかし、従来例３に係るＥＳＤ保護回路は、時定数回路２３を用いるため、上記従来例２と同様の問題を有する。また、インバータ回路３０を設けるため、チップサイズや製造コストの点で更に不利になる。
【００２８】
【特許文献１】
米国特許 ６，２４９，４１０号 明細書（Ｊｕｎ．１９，２００１ＦＩＧ．４）
【００２９】
【非特許文献１】
ON-CHIP ESD PROTECTION FOR INTEGRATED CIRCUITS An IC Design Perspective Figure 4-24 （Albert Z.H.Wang著 Kluwer Academic Publishers Group）
【００３０】
【発明が解決しようとする課題】
上記のように従来のＥＳＤ保護回路は、保護能力が十分ではなく、且つ微細化に伴って設計や製造が難しくなり、製造コスト及びチップサイズが増大する、という問題があった。
【００３１】
この発明は上記のような事情に鑑みてなされたものであり、保護能力が高く、且つ微細化しても設計や製造が容易で、製造コスト及びチップサイズを低減することが出来るＥＳＤ保護回路を提供することを目的とする。
【００３２】
【課題を解決するための手段】
この発明の一態様に係るＥＳＤ保護回路は、半導体集積回路と、前記半導体集積回路に接続される外部接続端子としての第１のパッドと、前記半導体集積回路に接続される外部接続端子としての第２のパッドと、第１電源電圧または第２電源電圧に基づく制御信号を出力する制御回路と、前記制御回路に電気的に接続され、前記第１電源電圧が印加される第３のパッドと、ソースが前記第１のパッドに接続されゲートに前記制御信号が入力される第１導電型の第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのドレインに接続されソースが前記第２のパッドに接続されゲートに前記制御信号が入力される第２導電型の第２ＭＯＳトランジスタとを備え、入力された前記制御信号を反転して出力するＣＭＯＳ型インバータ回路と、電流経路の一端および他端が前記第１のパッドと前記第２のパッドとの間に接続され、制御端子に入力される前記ＣＭＯＳ型インバータ回路の出力に応答して、前記電流経路が導通状態または非導通状態に制御されるスイッチ回路とを具備し、前記制御回路は、一端が前記第３のパッドに接続され、他端が前記第２電源電圧に接続される第１の抵抗素子を備える。
【００３３】
上記のような構成によれば、クランプ回路のオン電流を用いることが出来るため、高い保護能力を有する。さらに、制御回路によりクランプ回路を導通可能状態、または非導通状態に切り替えることが出来る。そのため、トリガ電圧やホールド電圧の設計上の制限から解放され、容易に製造することが可能となる。また、上記クランプ回路に時定数回路等を必要としないため、製造コストを低減し、チップサイズを低減することが出来る。
【００３４】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００３５】
まず、図１及び図２を用いて、この発明に係るＥＳＤ保護回路の概略構成を説明する。
【００３６】
図１に示すように、半導体チップ５０中に保護すべき半導体集積回路である内部回路５４が形成されている。さらに、第１のパッド５１及び第２のパッド５２が内部回路５４に接続され、上記第１，第２のパッド５１，５２の間にクランプ回路５５が接続される。また、第３のパッド５３は上記制御回路５６に接続されている。上記クランプ回路５５は制御回路５６の出力信号により導通可能状態／非導通状態が制御される。
【００３７】
次に、図２を用いて図１で示すＥＳＤ保護回路の動作を説明する。図２は図１のクランプ回路５５の電圧−電流特性を模式的に示す図である。ここで、図２の横軸はクランプ回路５５に印加される電圧値Ｖを示し、縦軸はクランプ回路５５に流れる電流値Ｉを示す。さらに、図中の実線６１は第１の電圧−電流特性を示し、実線６２は第２の電圧−電流特性を示す。
【００３８】
まず、ＬＳＩ等の半導体チップ５０が実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においての動作を説明する。
【００３９】
ここで、上記半導体チップ５０が実装された後とは、例えば電子機器や家電製品等のエンド製品の中に部品として組み込まれた後のことである。換言すれば、定められた条件で通常の動作をしているような状況等をいう。上記のような状況においては、ＥＳＤにより内部回路５４に高電圧が印加される可能性は極めて低い。そのため、クランプ回路５５を第１の電圧−電流特性６１に設定し、非導通状態（オフ状態）とする。
【００４０】
上記のように半導体チップ５０が実装された後では、上記第３のパッド５３には制御回路５６を適切に制御するための信号が入力される。すると、制御回路５６の制御によりクランプ回路５５の電圧−電流特性は第１の電圧−電流特性６１となる。図２に示すように、第１の電圧−電流特性６１は、電圧値Ｖが小さい場合においては電流値Ｉが流れない特性である。即ち、クランプ回路５４が第１の電圧−電流特性６１を示す場合には、クランプ回路５５は非導通状態（オフ状態）となる。
【００４１】
そのため、クランプ回路５５の動作が、内部回路５４の動作に影響を与えることはない。従って、内部回路５４は正常な動作を行うことが出来る。
【００４２】
一方、半導体チップ５０が実装される前、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得る状況においての動作を説明する。
【００４３】
ここで、上記半導体チップ５０が実装される前とは、例えば製造された直後から電子機器メーカの工場内でＰＣ板へ組み込まれる工程まで間の状況、又は半導体チップが半導体工場で製造されてからエンド製品に組み込まれ通常の動作を行うまでの間の状況等をいう。上記のような状況においては、ＥＳＤにより内部回路５４に高電圧が印加される可能性がある。そのため、クランプ回路５５を導通可能状態にしておき、いつＥＳＤによる高電圧が印加されてもよいようにしておく。即ち、クランプ回路５５を第２の電圧−電流特性６２に制御し、導通可能状態に設定しておく。クランプ回路５５が導通可能状態であるため、高電圧により発生した電荷をクランプ回路５５に通過して、接地電源Ｖｓｓに放電することが出来る。
【００４４】
上記のように半導体チップ５０が実装される前では、上記第３のパッド５３は外部より信号は与えられていないが、制御回路５６の制御により、クランプ回路５５の電圧−電流特性は第２の電圧−電流特性６２となっている。図２に示すように、第１の電圧−電流特性６２は、電圧値Ｖがわずかでも印加されると電流値Ｉが多量に流れるような特性である。即ち、クランプ回路５５が第２の電圧−電流特性６２を示す場合、クランプ回路５５は導通可能状態となる。
【００４５】
従って、ＥＳＤにより第１のパッド５１と第２のパッド５２との間に高電圧（例えば、数千Ｖ程度）が印加された場合であっても、上記高電圧はクランプ回路５５を介して放電される。即ち、ＥＳＤにより発生したＥＳＤ電荷は、第１のパッド５１からクランプ回路５５を通過して第２のパッドへ放出される。
【００４６】
そのため、ＥＳＤによる高電圧は内部回路５４に印加されることがない。その結果、内部回路５４が高電圧により破壊されることから保護することが出来る。
【００４７】
上記図２中に示すように、第２の電圧−電流特性６２はオン電流を利用している。そのため、多量の電流を流すことが出来、クランプ回路５５は高い保護能力を有している。
【００４８】
さらに、制御回路５６の制御によりクランプ回路５５の電圧−電流特性を、第１の電圧−電流特性６１又は第２の電圧−電流特性６２となるように制御する。即ち、クランプ回路５５は、非導通状態又は導通可能状態のいずれかの状態に切り替えて使用される。そのため、従来例１のような設計上の条件が必要ではない。その結果、クランプ回路５５の設計上の制約を考慮する必要がなく、ＥＳＤ保護回路を安易に製造することが出来る。
【００４９】
しかも、この実施形態に係るＥＳＤ保護回路においては、内部回路５４の微細化に伴う設計上の条件を懸念する必要はない。従って、今後の微細化された内部回路５４にもおいても容易に対応することが出来る。
【００５０】
さらに、時定数回路等が不要であるため、時定数回路の時定数による製造上の制約から解放され、ＥＳＤ保護回路を容易に製造することが出来る。さらに、時定数回路等の製造に伴う製造コストの増大及びチップサイズの増大もないため、製造コスト及びチップサイズを低減することが出来る。
【００５１】
[第１の実施形態]
次に図３を用いて、この発明の第１の実施形態に係るＥＳＤ保護回路ついて説明する。図３はＥＳＤ保護回路を模式的に示す回路図である。また、以下の説明において、上記図１で示したＥＳＤ保護回路の説明と重複する部分の説明を省略し、特に相違する部分について詳しく説明する。
【００５２】
図３に示すように、クランプ回路５５はスイッチ回路６５及びインバータ回路６６から構成され、制御回路５６は抵抗回路６７から構成される。また、第２のパッド５２は接地用のパッドであり、半導体集積回路内の接地電源線に接続されている。
【００５３】
上記インバータ回路６６は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１から構成される。ＰＭＯＳトランジスタＰ１のゲートは第３のパッド５３に接続され、ソースは第１のパッドに接続され、ドレインはノード７５に接続される。ＮＭＯＳトランジスタＮ１のゲートは第３のパッド５３に接続され、ソースは第２のパッド５２に接続され、ドレインはノード７５に接続される。
【００５４】
上記スイッチ回路６５は、ＮＭＯＳトランジスタＮ２から構成される。上記ＮＭＯＳトランジスタＮ２のゲートはノード７５に接続され、ソースは第２のパッド５２に接続され、ドレインは第１のパッド５１に接続される。
【００５５】
上記抵抗回路６７は、プルダウン抵抗素子Ｒから構成される。プルダウン抵抗素子Ｒの一端は第３のパッド５３に接続されるノード６８に接続され、他端は半導体集積回路内の接地電源線Ｖｓｓに接続される。
【００５６】
次に、図３で示したＥＳＤ保護回路の動作について説明する。ここで、以下の動作の説明において、図２のようなクランプ回路５５の電圧−電流特性の図示及びその説明は、同様であるので省略する。
【００５７】
まず、半導体チップが実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においては、上記第２のパッド５２は接地電源Ｖｓｓに接続され、上記第３のパッド５３は内部電源Ｖｄｄに接続される。
【００５８】
すると、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートに“Ｈ（High）”レベルの電圧が印加される。よって、ＰＭＯＳトランジスタＰ１はオフし、ＮＭＯＳトランジスタＮ１はオンする。
【００５９】
そのため、ノード７５を介してＮＭＯＳトランジスタＮ２のゲートには、第２のパッド５２に接続された接地電源の“Ｌ（Low ）”レベルの電圧が印加され、ＮＭＯＳトランジスタＮ２はオフする。
【００６０】
以上の動作によって、クランプ回路５５は非導通状態（オフ状態）となる。そのため、クランプ回路５５の動作が、内部回路５５の動作に影響を与えることはなく、内部回路５５の正常な動作を確保する。
【００６１】
一方、半導体チップが実装される前、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得る状況においては、第３のパッド５３は抵抗回路６７を介して接地されている。
【００６２】
すると、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートには“Ｌ”レベルの電圧が印加される。よって、ＮＭＯＳトランジスタＮ１はオフし、ＰＭＯＳトランジスタＰ１はオンし得る状態となる。そのため、ＰＭＯＳトランジスタＰ１がオンした場合には、ＮＭＯＳトランジスタＮ２のゲートに第１のパッド５１と同様な電圧値が印加される。
【００６３】
この時、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、ＰＭＯＳトランジスタＰ１のソースには高電圧が印加され、ＰＭＯＳトランジスタＰ１は完全にオンする。そのため、ＮＭＯＳトランジスタＮ２のゲートには高電圧が印加され、ＮＭＯＳトランジスタＮ２はオンする。
【００６４】
以上の動作によって、クランプ回路５５は導通状態となる。従って、高電圧はクランプ回路５５を介して放電される。即ち、ＥＳＤにより発生したＥＳＤ電荷は、第１のパッド５１からクランプ回路５５を通過して第２のパッドへ放出される。
【００６５】
そのため、ＥＳＤによる高電圧は内部回路５４に印加されることがない。その結果、内部回路５４の通常の動作を確保し、内部回路５４を保護することが出来る。
【００６６】
上記のように、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、ＮＭＯＳトランジスタＮ２のゲートには、高電圧が印加される。そのため、ＮＭＯＳトランジスタＮ２はオンする。即ち、この実施形態に係るクランプ回路５５は、ＭＯＳトランジスタのオン電流を利用する。上記オン電流はＭＯＳトランジスタのチャネル部を流れる電流であるため、オフ電流に比べ多量の電流を流すことが出来る。従って、ＥＳＤにより発生する高電圧に対してより効果的に内部回路５４を保護することが出来る。
【００６７】
以上のようにこの実施形態に係るＥＳＤ保護回路によると、製造が容易になるだけでなく、さらに多くの電流を流すことが出来る。その他の効果は、上記図１で示したＥＳＤ保護回路と同様である。
【００６８】
[第２の実施形態]
次に、図４を用いて第２の実施形態に係るＥＳＤ保護回路について説明する。図４はＥＳＤ保護回路を模式的に示した回路図である。以下の説明において、上記第１の実施形態と重複する部分説明を省略し、相違する部分について詳細に説明する。
【００６９】
図４に示すように、スイッチ回路６５はＰＭＯＳトランジスタＰ２により構成される。上記ＰＭＯＳトランジスタＰ２のゲートはノード７５に接続され、ソースは第２のパッド５２に接続され、ドレインは第１のパッド５１に接続される。さらに、抵抗回路６７のプルアップ抵抗素子Ｒの一端は第３のパッド５３と接続するノード６８に接続され、他端は半導体集積回路内の内部電源線Ｖｄｄに接続される。上記内部電源線Ｖｄｄの電圧値は正極性である。また、第２のパッド５２は電源供給用のパッドであり、半導体集積回路内の内部電源線Ｖｄｄに接続されている。
【００７０】
次に、図４に示したＥＳＤ保護回路の動作について説明する。
【００７１】
まず、半導体チップが実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においては、第２のパッド５２には内部電源Ｖｄｄが供給され、第３のパッド５３は接地される。
【００７２】
すると、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートには“Ｌ”レベルの電圧が印加される。よって、ＰＭＯＳトランジスタＰ１はオンし、ＮＭＯＳトランジスタＮ１はオフする。
【００７３】
そのため、ノード７５を介してＰＭＯＳトランジスタＰ２のゲートには、第２のパッド５２に接続された内部電源の“Ｈ”レベルの電圧値が印加され、ＰＭＯＳトランジスタＰ２はオフする。
【００７４】
以上の動作によって、クランプ回路５５は非導通状態（オフ状態）となる。そのため、クランプ回路５５の動作が、内部回路５４の動作に影響を与えることはなく、内部回路５４は正常な動作を行うことが出来る。
【００７５】
一方、半導体チップが実装される前、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得る状況においては、第３のパッド５３は抵抗回路６７を介して内部電源Ｖｄｄに接続される。上記内部電源Ｖｄｄの電圧値は正極性である。
【００７６】
すると、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートには“Ｈ”レベルの電圧値が印加される。よって、ＰＭＯＳトランジスタＰ１はオフし、ＮＭＯＳトランジスタＮ１はオンする。
【００７７】
そのため、ＰＭＯＳトランジスタＰ２のゲートには第１のパッド５１と同様な“Ｌ”レベルの電圧値が印加され、ＰＭＯＳトランジスタＰ２はオンし得る状態となる。
【００７８】
この時、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、ＰＭＯＳトランジスタＰ２のソースには高電圧が印加され、ＰＭＯＳトランジスタＰ２は完全にオンする。
【００７９】
以上の動作によって、クランプ回路５５は導通可能状態となる。従って、高電圧はクランプ回路５５を介して放電され、内部回路５４には印加されない。
【００８０】
上記のように、ＥＳＤが発生しうる状況においてはクランプ回路５５があらかじめ導通可能状態となっている。そのため、より多くの電流を流すことが出来る。
【００８１】
上記第１実施形態及び第２の実施形態において示したように、クランプ回路５５を構成するＭＯＳトランジスタの導電型を反転した場合であっても、同様の効果を得ることが出来る。このような関係は、以下の実施形態においても同様である。
【００８２】
[第３の実施形態]
次に、図５を用いて第３の実施形態に係るＥＳＤ保護回路を説明する。図５は第３の実施形態に係るＥＳＤ保護回路を模式的に示した回路図である。以下の説明において、上記実施形態と重複する部分説明を省略し、相違する部分について詳細に説明する。
【００８３】
図５に示すように、スイッチ回路６５がバイポーラトランジスタ８６により構成される。上記バイポーラトランジスタ８６のコレクタは第１のパッド５１に接続され、エミッタは第２のパッド５２に接続され、ベースはノード７５に接続される。また、第２のパッド５２は接地用のパッドであり、半導体集積回路内の接地電源線に接続されている。
【００８４】
次に、図５で示したＥＳＤ保護回路の動作について説明する。
【００８５】
まず、半導体チップが実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においては、上記第２のパッドには接地電源Ｖｓｓが接続され、上記第３のパッド５３は内部電源Ｖｄｄに接続される。
【００８６】
すると、上記実施形態と同様の動作により、ＮＭＯＳトランジスタＮ１はオンとなる。従って、バイポーラトランジスタ８６のエミッタとベースには同電圧が印加されるため、バイポーラトランジスタ８６はオフとなる。
【００８７】
従って、クランプ回路５５は非導通状態となるため、内部回路５４の動作に影響を与えない。その結果、内部回路５４は正常な動作を行うことが出来る。
【００８８】
一方、半導体チップが実装される前、即ち、第１のパッド５１と第２のパッド５２との間に高電圧が印加され得る状況においては、第３のパッド５３は抵抗回路６７を介して接地電源Ｖｓｓに接続される。
【００８９】
すると、上記実施形態と同様の動作により、ＰＭＯＳトランジスタＰ１はオンし得る状態となる。この時、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、第１のパッド５１を介してＰＭＯＳトランジスタＰ１のソースに高電圧が印加され、ＰＭＯＳトランジスタＰ１は完全にオンする。そのため、バイポーラトランジスタ８６のベースには高電圧が印加される。一方、バイポーラトランジスタ８６のエミッタには第２のパッド５２を介して接地電圧Ｖｓｓが印加されている。そのため、バイポーラトランジスタ８６はオンとなる。
【００９０】
以上の動作によって、クランプ回路５５は導通可能状態となる。従って、高電圧はクランプ回路５５を介して放電され、ＥＳＤにより発生したＥＳＤ電荷は、第１のパッド５１からクランプ回路５５を通過して第２のパッド５２へ放電される。その結果、内部回路５４を高電圧から保護することが出来る。
【００９１】
一般的に、バイポーラトランジスタはＭＯＳトランジスタに比べ動作速度が速く、多量の電流を流すことが出来る。その結果、クランプ回路５５の電圧−電流特性をさらに向上することが出来る。
【００９２】
[第４の実施形態]
次に、図６を用いて第４の実施形態に係るＥＳＤ保護回路を説明する。図６はＥＳＤ保護回路を模式的に示した回路図である。以下の説明において、上記実施形態と重複する部分の説明を省略し、相違する部分について詳細に説明する。
【００９３】
図６に示すように、スイッチ回路６５がサイリスタ回路９０及びトリガ回路９１により構成されている。上記サイリスタ回路９０は、バイポーラトランジスタ９２及びバイポーラトランジスタ９５により構成され、上記トリガ回路９１はＮＭＯＳトランジスタＮ２及び抵抗素子９９により構成される。
【００９４】
上記バイポーラトランジスタ９２のエミッタは第１のパッド５１に接続され、ベースはバイポーラトランジスタ９５のコレクタに接続され、コレクタはノード９７に接続される。上記バイポーラトランジスタ９５のベースはノード９７に接続され、エミッタ９８は第２のパッド５２に接続される。
【００９５】
上記抵抗素子９９の一端はノード９７に接続され、他端は第２のパッド５２に接続される。また、第２のパッド５２は接地用のパッドであり、半導体集積回路内の接地電源線に接続されている。
【００９６】
次に、図６で示すＥＳＤ保護回路の動作について説明する。
【００９７】
まず、半導体チップが実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においては、上記第２のパッドには接地電源Ｖｓｓが接続され、上記第３のパッド５３は内部電源Ｖｄｄに接続される。
【００９８】
すると、上記実施形態と同様の動作により、ＮＭＯＳトランジスタＮ１がオンする。従ってＮＭＯＳトランジスタＮ２のゲートには、第２のパッド５２を介して“Ｌ”レベルの電圧値が印加される。そのため、ＮＭＯＳトランジスタＮ２はオフする。すると、ノード９７には“Ｌ”レベルの電圧値が印加されるため、サイリスタ回路９０はオフとなる。
【００９９】
以上のように、クランプ回路５５は非導通状態となるため、内部回路５４の動作に影響を与えない。その結果、内部回路５４の正常な動作を行うことが出来る。
【０１００】
一方、半導体チップが実装される前、即ち、第１のパッド５１と第２のパッド５２との間に高電圧が印加され得る状況においては、第３のパッド５３は抵抗回路６７を介して接地される。
【０１０１】
すると、上記実施形態と同様の動作により、ＰＭＯＳトランジスタＰ１はオンし得る状態となる。この時、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、第１のパッド５１を介してＰＭＯＳトランジスタＰ１のソースには高電圧が印加され、ＰＭＯＳトランジスタＰ１は完全にオンする。そのため、ＮＭＯＳトランジスタＮ２のゲートにも高電圧が印加され、ＮＭＯＳトランジスタＮ２はオンする。
【０１０２】
引き続き、ＮＭＯＳトランジスタＮ２を介して、ＥＳＤによる高電圧がバイポーラトランジスタ９５のベースに印加される。一方、バイポーラトランジスタ９５のエミッタには第２のパッドを介して接地電源Ｖｓｓにより“Ｌ”レベルの電圧が印加されている。そのため、バイポーラトランジスタ９５はオンとなる。
【０１０３】
さらに、バイポーラトランジスタ９５を介して、バイポーラトランジスタ９２のベースには接地電圧Ｖｓｓにより“Ｌ”レベルの電圧が印加される。一方、バイポーラトランジスタ９２のエミッタにはＥＳＤにより高電圧が印加される。そのため、バイポーラトランジスタ９２はオンする。
【０１０４】
以上の動作により、クランプ回路５５は導通可能状態となる。従って、ＥＳＤにより発生した高電圧は、クランプ回路５５に印加され、内部回路５４に印加されない。即ち、ＥＳＤにより発生したＥＳＤ電荷をサイリスタ回路９０を介して第２のパッド５２に抜き出すことが出来る。その結果、内部回路５４を保護することが出来る。
【０１０５】
上記のように、高電圧をサイリスタ回路９０の間に印加させることより、内部回路５４を高電圧から保護する。ここで、一般的に上記のような構成を有するサイリスタ回路９０は、ＭＯＳトランジスタに比べて多量の電流を流すことが出来る。そのため、上記実施形態に比べさらに多くの電流を流すことため、より小さな面積において多量の電流を流すことが出来る。その結果、チップサイズを低減することが出来る。
【０１０６】
[第５の実施形態]
次に、図７を用いて第５の実施形態に係るＥＳＤ保護回路を説明する。図７は第５の実施形態に係るＥＳＤ保護回路を模式的に示した回路図である。以下の説明において、上記実施形態と重複する部分の説明を省略し、相違する部分について詳細に説明する。
【０１０７】
図７に示すように、制御回路５６がヒューズ回路１００から構成されている。上記ヒューズ回路１００は、ヒューズＦ、抵抗素子Ｒ１、及び抵抗素子Ｒ２により構成される。
【０１０８】
上記ヒューズＦの一端は第４のパッド１０１に接続されたノード１０３に接続され、他端は第５のパッド１０２に接続されたノード１０４に接続される。抵抗素子Ｒ１の一端は内部電源Ｖｄｄに接続され、他端はノード１０３に接続される。抵抗素子Ｒ２の一端は接地電源Ｖｓｓに接続され、他端はノード１０４に接続される。尚、上記実施形態と同様に第２のパッド５２は接地用の端子であり、半導体集積回路内の接地電源線に接続されている。
【０１０９】
次に、図７で示すＥＳＤ保護回路の動作について説明する。
【０１１０】
まず、半導体チップが実装される前、即ち、第１のパッド５１と第２のパッド５２との間に高電圧が印加され得る状況においては、ヒューズＦはつながったままである。ここで、半導体チップが実装される前とは、例えばＬＳＩ等の半導体チップが工場から出荷される状況等をいう。上記のような状況では、ＥＳＤが印加され得る状況にあるためヒューズＦをつなげたままにし、クランプ回路５５を導通可能状態とする。
【０１１１】
上記のようにヒューズＦはつながれたままであるため、ノード１０３とノード１０４は導通している。また、Ｖｄｄはオープンであるため、ノード１０３及び１０４には、“Ｌ”レベルの電圧が印加され、ＮＭＯＳトランジスタＮ１はオフし、ＰＭＯＳトランジスタＰ１はオンしうる状態になる。
【０１１２】
この状態で、ＥＳＤによって発生した高電圧が第１のパッド５１と第２のパッド５２との間に印加されると、ＰＭＯＳトランジスタＰ１のソースには高電圧が印加され、ＰＭＯＳトランジスタＰ１は完全にオンする。さらに、高電圧がＮＭＯＳトランジスタＮ２のゲートに印加されるためＮＭＯＳトランジスタＮ２はオンする。
【０１１３】
以上の動作により、クランプ回路５５は導通可能状態となり高電圧はクランプ回路５５を介して第１のパッド５１と第２のパッド５２との間に印加され、内部回路５４に印加されない。その結果、ＥＳＤにより発生した高電圧から、内部回路５４を保護することが出来る。
【０１１４】
一方、半導体チップが実装された後、即ち、第１のパッド５１と第２のパッド５２との間にＥＳＤによる高電圧が印加され得ない状況においては、ヒューズＦは溶断される。ここで、半導体チップが実装された後とは、例えばＬＳＩ等の半導体チップがボードに組み立てられた後における状況等をいう。このような状況においては、ＥＳＤが印加される可能性が極めて少ない。従って、第４のパッド１０１と第５のパッド１０２との間に高電圧を印加してヒューズＦを溶断し、クランプ回路５５を非導通状態とすれば良い。
【０１１５】
上記のようにヒューズＦは溶断されているため、ノード１０３には“Ｈ”レベルの電圧が印加され、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートには“Ｈ”レベルの電圧が印加される。従って、ＰＭＯＳトランジスタＰ１はオフし、ＮＭＯＳトランジスタＮ１はオンする。さらに、ＮＭＯＳトランジスタＮ２のゲートには第２のパッド５２を介して“Ｌ”レベルの電圧が印加される。そのため、ＮＭＯＳトランジスタＮ２はオフする。
【０１１６】
以上の動作により、クランプ回路５５は非導通状態となるため、内部回路５４の動作に影響を与えない。その結果、内部回路５４の正常な動作を行うことが出来る。
【０１１７】
上記第１乃至第４の実施形態に係る制御回路においては、半導体チップの実装後の実使用時には、制御回路の外部である第３のパッド５３から常時電圧を印加する必要がある。しかし、この第５の実施形態に係る制御回路５６においては、ヒューズＦを切った後は、常時第４のパッド１０１及び第５のパッド１０２に電圧を印加する必要がない。このため、制御回路５６の取り扱いを容易にすることが出来る。
【０１１８】
尚、上記実施形態において制御回路５６の一実施形態として、抵抗回路５６やヒューズ回路１００を示した。しかし、制御回路５６の実施形態はこれに限ったことではなく、半導体チップが実装されたか否かに応じたデータがプログラムされるプログラマブル回路であればよい。
【０１１９】
上記プログラマブル回路の一例として、例えば不揮発性メモリ等が考えられる。さらに、内部回路５４に不揮発性メモリが含まれる場合には、内部回路５４と同時に作り込むことが出来る。そのため、製造コストを低減し、製造を容易にすることが出来る。
【０１２０】
[第６の実施形態]
次に、図８を用いて第６の実施形態に係るＥＳＤ保護回路について説明する。図８はＥＳＤ保護回路を模式的に示す回路図である。以下の説明において、上記実施形態と重複する部分の説明を省略し、相違する部分について詳細に説明する。
【０１２１】
上記第１乃至第５の実施形態においては、一対の第１のパッド５１及び第２のパッド５２が内部回路５４に接続される場合を例に挙げて説明したが、実際には多数のパッドが内部回路５４に接続されている。
【０１２２】
即ち、図８に示すように、内部回路５４を囲む４辺の外部端子に、夫々多数のパッド（第１のパッド５１及び第２のパッド５２を代表的に示す）が接続される。上記第１のパッドと第２のパッドの間には、夫々クランプ回路５５が接続される。上記夫々のクランプ回路５５は、単一の制御回路５６の制御により電圧−電流特性が制御される。さらに、制御回路は第３のパッド５３に接続される。
【０１２３】
図８に示すＥＳＤ保護回路の動作については、上記実施形態と同様であるのでその説明を省略する。
【０１２４】
上記のように、内部回路５４を囲む４辺の外部端子に、夫々多数のパッドが接続され、第１のパッドと第２のパッドの間には、夫々クランプ回路５５が接続される。そのため、４辺の外部端子に接続されたパッドのいずれかにＥＳＤによる高電圧が印加された場合であっても、高電圧はクランプ回路５５に印加され、内部回路５４には印加されない。その結果、内部回路５４を保護することが出来る。
【０１２５】
さらに、上記のように夫々のクランプ回路５５は、単一の制御回路５６の制御によりその電圧−電流特性が制御される。そのため、複数のクランプ回路５５を用いる場合であっても新たに制御回路５６を増加する必要がなく、製造コストを低減することが出来る。
【０１２６】
尚、上記実施形態において、クランプ回路５５はＭＯＳトランジスタ、バイポーラトランジスタ、サイリスタ等の素子を用いて説明した。しかし、実施形態としては上記の素子に限ったことではなく、制御回路５６からの制御信号に応答してオン／オフ制御され、クランプ回路５５を導通可能状態又は非導通状態にするスイッチ素子であればよい。
【０１２７】
また、制御回路５６を電源電圧検出回路で構成し、内部回路５４に電源電圧が印加されている時にクランプ回路５５を非導通状態、電源電圧が印加されていない時にはクランプ回路５５を導通可能状態に制御することも可能である。
【０１２８】
以上、第１乃至第６の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１２９】
【発明の効果】
以上説明したようにこの発明によれば、微細化しても設計や製造が容易で、製造コストを低減し、チップサイズを低減することが出来るＥＳＤ保護回路が得られる。
【図面の簡単な説明】
【図１】 この発明に係るＥＳＤ保護回路の概略構成を説明するための回路図。
【図２】 図１に示すクランプ回路の電圧−電流特性を模式的に示す図。
【図３】 この発明の第１の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図４】 この発明の第２の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図５】 この発明の第３の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図６】 この発明の第４の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図７】 この発明の第５の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図８】 この発明の第６の実施形態に係るＥＳＤ保護回路を模式的に示す回路図。
【図９】 従来例１に係るＥＳＤ保護回路を示す回路図。
【図１０】 従来例１に係るクランプ回路の電圧−電流特性を示す図。
【図１１】 従来例２に係るＥＳＤ保護回路を示す回路図。
【図１２】 従来例２に係るクランプ回路の電圧−電流特性を示す図。
【図１３】 従来例３に係るＥＳＤ保護回路を示す回路図。
【符号の説明】
５１…第１のパッド、５２…第２のパッド、５３…第３のパッド、５４…内部回路、５５…クランプ回路、５６…制御回路。
Claims (10)
- 半導体集積回路と、
前記半導体集積回路に接続される外部接続端子としての第１のパッドと、
前記半導体集積回路に接続される外部接続端子としての第２のパッドと、
第１電源電圧または第２電源電圧に基づく制御信号を出力する制御回路と、
前記制御回路に電気的に接続され、前記第１電源電圧が印加される第３のパッドと、
ソースが前記第１のパッドに接続されゲートに前記制御信号が入力される第１導電型の第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのドレインに接続されソースが前記第２のパッドに接続されゲートに前記制御信号が入力される第２導電型の第２ＭＯＳトランジスタとを備え、入力された前記制御信号を反転して出力するＣＭＯＳ型インバータ回路と、
電流経路の一端および他端が前記第１のパッドと前記第２のパッドとの間に接続され、制御端子に入力される前記ＣＭＯＳ型インバータ回路の出力に応答して、前記電流経路が導通状態または非導通状態に制御されるスイッチ回路とを具備し、
前記制御回路は、一端が前記第３のパッドに接続され、他端が前記第２電源電圧に接続される第１の抵抗素子を備えること
を特徴とするＥＳＤ保護回路。 - 前記スイッチ回路は、ドレインが前記第１のパッドに接続され、ソースが前記第２のパッドに接続され、ゲートが前記インバータ回路の出力端子に接続される第２導電型の第３ＭＯＳトランジスタを備えること
を特徴とする請求項１に記載のＥＳＤ保護回路。 - 前記スイッチ回路は、コレクタが前記第１のパッドに接続され、エミッタが前記第２のパッドに接続され、ベースが前記インバータ回路の出力端子に接続されるＮＰＮ型バイポーラトランジスタを備えること
を特徴とする請求項１に記載のＥＳＤ保護回路。 - 前記スイッチ回路は、エミッタが前記第１のパッドに接続され、コレクタが前記第２のパッドに接続され、ベースが前記インバータ回路の出力端子に接続されるＰＮＰ型バイポーラトランジスタを備えること
を特徴とする請求項１に記載のＥＳＤ保護回路。 - 前記スイッチ回路は、前記第１のパッドと前記第２のパッドとの間にアノードとカソードが接続されるサイリスタと、前記インバータ回路の出力信号に基づいて前記サイリスタにトリガ電流を与えてターンオンまたはターンオフを制御するトリガ回路とを備えること
を特徴とする請求項１に記載のＥＳＤ保護回路。 - 前記トリガ回路は、ドレインが前記第１のパッドに接続され、ゲートが前記インバータ回路の出力端子に接続された第２導電型の第４ＭＯＳトランジスタと、一端が前記第４ＭＯＳトランジスタのソースに接続され、他端が前記第２のパッドに接続された第２の抵抗素子とを備えること
を特徴とする請求項５に記載のＥＳＤ保護回路。 - 前記制御回路は、前記半導体集積回路に電源が供給されていないときに前記スイッチ回路を導通可能状態に設定し、電源が供給されているときに前記スイッチ回路を非導通状態に設定するように前記制御信号を出力すること
を特徴とする請求項１乃至請求項６のいずれか１項に記載のＥＳＤ保護回路。 - 前記制御回路は、前記半導体集積回路を備えた半導体チップが実装されたか否かに応じたデータがプログラムされるプログラマブル回路を備え、
前記プログラマブル回路にプログラムされたデータに基づいて、前記クランプ回路の導通可能状態と非導通状態とを切り替えて制御すること
を特徴とする請求項１乃至請求項７のいずれか１項に記載のＥＳＤ保護回路。 - 前記プログラマブル回路は、前記半導体チップが実装された後で溶断されるヒューズ素子を有するヒューズ回路を備え、
前記半導体チップは、前記ヒューズ素子に電流を流し、前記半導体チップが実装された後で溶断するための第４，第５のパッドを更に有すること
を特徴とする請求項８に記載のＥＳＤ保護回路。 - 前記ヒューズ回路は、前記ヒューズ素子の一端と前記第１の電位を生成する第１の電位供給源との間に接続された第３の抵抗素子と、前記ヒューズ素子の他端と前記第２の電位を生成する第２の電位供給源との間に接続される第４の抵抗素子とを含むこと
を特徴とする請求項９に記載のＥＳＤ保護回路。
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