CN112350290B - 操作电路 - Google Patents

操作电路 Download PDF

Info

Publication number
CN112350290B
CN112350290B CN201910721155.7A CN201910721155A CN112350290B CN 112350290 B CN112350290 B CN 112350290B CN 201910721155 A CN201910721155 A CN 201910721155A CN 112350290 B CN112350290 B CN 112350290B
Authority
CN
China
Prior art keywords
circuit
coupled
node
detection signal
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910721155.7A
Other languages
English (en)
Other versions
CN112350290A (zh
Inventor
黄绍璋
陈立凡
李庆和
林庭佑
陈俊智
许凯杰
林志轩
王裕凯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanguard International Semiconductor Corp
Original Assignee
Vanguard International Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard International Semiconductor Corp filed Critical Vanguard International Semiconductor Corp
Priority to CN201910721155.7A priority Critical patent/CN112350290B/zh
Publication of CN112350290A publication Critical patent/CN112350290A/zh
Application granted granted Critical
Publication of CN112350290B publication Critical patent/CN112350290B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种操作电路，其耦接于一输入输出垫与一接地端之间，并包括一核心电路、一N型晶体管、一静电放电保护电路以及一控制电路。N型晶体管根据一特定节点的电压位准，决定是否导通核心电路与接地端之间的一路径。静电放电保护电路耦接于输入输出垫与核心电路之间，用以避免一静电放电电流流经核心电路，并包括一检测电路以及一释放组件。检测电路检测一静电放电事件是否发生在输入输出垫，用以产生一检测信号。释放组件根据检测信号提供一释放路径，用以释放静电放电电流。控制电路根据检测信号，控制特定节点的电压位准。

Description

操作电路
技术领域
本发明有关于一种操作电路，特别是有关于一种具有静电放电(electrostaticdischarge；ESD)保护功能的操作电路。
背景技术
因静电放电(electrostatic discharge；ESD)所造成的组件损害对集成电路产品来说已经成为最主要的可靠度问题之一。尤其是随着尺寸不断地缩小至深次纳米的程度，金氧半导体的栅极氧化层也越来越薄，集成电路更容易因静电放电现象而遭受破坏。
发明内容
本发明提供一种操作电路，其耦接于一输入输出垫与一接地端之间，并包括一核心电路、一N型晶体管、一静电放电保护电路以及一控制电路。N型晶体管根据一特定节点的电压位准，决定是否导通核心电路与接地端之间的一路径。静电放电保护电路耦接于输入输出垫与核心电路之间，用以避免一静电放电电流流经核心电路，并包括一检测电路以及一释放组件。检测电路检测一静电放电事件是否发生在输入输出垫，用以产生一检测信号。释放组件根据检测信号提供一释放路径，用以释放静电放电电流。控制电路根据检测信号，控制特定节点的电压位准。
附图说明
图1为本发明的操作电路的一可能示意图。
图2为本发明的操作电路的另一可能示意图。
图3为本发明的操作电路的另一可能示意图。
图4为本发明的检测电路的一可能实例。
图5为本发明的检测电路的另一实施架构。
附图标号：
100、200、300：操作电路；
110、210、310：核心电路；
111：保险丝；
112：内部电路；
120、220、320：静电放电保护电路；
121、400、500：检测电路；
122、222、322：释放组件；
130、230、330：控制电路；
140、240、340、440、540：输入输出垫；
150、250、350、450、550：接地端；
410、520：电阻；
420、510：电容；
430、530：反相器；
I：操作电流；
NG：特定节点；
ND1～ND4：节点；
T1、T2：检测信号；
VSS：接地位准；
NT1～NT3、ESDN、N0～N4：N型晶体管；
P0～P4：P型晶体管；
D：寄生二极管；
SP：预设位准；
SIG：特定信号；
PA：路径；
SD：驱动信号。
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附附图，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各组件的配置为说明之用，并非用以限制本发明。另外，实施例中附图标号的部分重复，为了简化说明，并非意指不同实施例之间的关联性。
图1为本发明的操作电路的一可能示意图。如图所示，操作电路100包括一核心电路110、一N型晶体管NT1、一静电放电保护电路120以及一控制电路130。核心电路110由控制电路130所控制。图1仅显示控制电路130的一部分架构，其中该部分架构与本发明有关，但并非用以限制本发明。控制电路130仍可能具有其它硬件架构，为方便说明，图1省略了控制电路130的其它硬件架构。本发明并不限定核心电路110的架构。任何会受到静电放电电流影响的电路均可作为核心电路110。
在一可能实施例中，核心电路110包括一保险丝(fuse)111及一内部电路112。内部电路112用以程序化保险丝111。本发明并不限定保险丝111与内部电路112之间的连接关系。在本实施例中，内部电路112耦接于静电放电保护电路120与保险丝111之间，并且保险丝111耦接于内部电路112与N型晶体管NT1之间。在其它实施例中，保险丝111耦接于静电放电保护电路120与内部电路112之间，并且内部电路112耦接于保险丝111与N型晶体管NT1之间。
当静电放电事件未发生时，内部电路112可能通过输入输出垫140接收一驱动信号SD，并根据驱动信号SD，产生一电流I，用以程序化(programming)保险丝111。当保险丝111被程序化时，保险丝111可能由一第一状态切换至一第二状态。举例而言，当电流I流过保险丝111时，保险丝111可能由一短路(short)状态切换至一开路(open)状态。在另一可能实施例中，保险丝111可能由开路状态切换至短路状态。
然而，当输入输出垫140发生一静电放电事件时，内部电路112可能会受到来自输入输出垫140的静电放电电流的伤害。另外，内部电路112可能因静电放电电流的影响，而误程序化保险丝111。由于保险丝111的状态被不正常地改变，故可能造成内部电路112误动作。在本实施例中，当静电放电事件发生时，经由控制电路130的动作，便可避免保险丝被误程序化。
N型晶体管NT1根据一特定节点NG的电压位准，决定是否导通核心电路110与接地端150之间的路径PA。举例而言，当特定节点NG的电压位准为一高位准(如5V)时，N型晶体管NT1导通，故路径PA被导通。因此，核心电路110通过路径PA耦接接地端150。然而，当特定节点NG的电压位准为一低位准(如0V)时，N型晶体管NT1不导通，故路径PA不导通。因此，核心电路110电性未连接至接地端150。
在本实施例中，N型晶体管NT1的栅极(gate)耦接特定节点NG，其漏极(drain)耦接核心电路110，其源极(source)及基极(bulk)耦接接地端150。当一静电放电事件发生在输入输出垫140时，N型晶体管NT1不导通，使得静电放电电流不会流过核心电路110。
静电放电保护电路120耦接于输入输出垫140与核心电路110之间，用以避免静电放电电流流经核心电路110。本发明并不限定静电放电保护电路120的架构。任何可避免静电放电电流流入核心电路110，并在静电放电事件未发生时，不影响核心电路110动作的电路架构，均可作为静电放电保护电路120。在本实施例中，静电放电保护电路120包括一检测电路121以及一释放组件122。
检测电路121检测一静电放电事件是否发生在输入输出垫140，用以产生一检测信号T2。举例而言，当一静电放电事件发生在输入输出垫140，并且接地端150接收到一接地位准VSS时，检测信号T2为一特定位准(如一高位准)。当静电放电事件未发生时，检测信号T2不为特定位准(如为一低位准)。
在其它实施例中，检测电路121还产生另一检测信号T1。检测信号T1为检测信号T2的反相信号。举例而言，当检测信号T1为一高位准时，检测信号T2为一低位准。当检测信号T1为一低位准时，检测信号T2为一高位准。本发明并不限定检测电路121的架构。稍后将通过图4及图5说明检测电路121的可能实施方式。
释放组件122根据检测信号T2提供一释放路径，用以释放静电放电电流。举例而言，当一静电放电事件发生在输入输出垫140，并且接地端150接收接地位准VSS时，检测信号T2为一特定位准。因此，释放组件122导通，用以将静电放电电流从输入输出垫140释放至接地端150。当静电放电事件未发生时，释放组件122不导通。
本发明并不限定释放组件122的种类。在一可能实施例中，释放组件122为一N型晶体管ESDN。N型晶体管ESDN的栅极耦接节点ND2，其第一源/漏极耦接输入输出垫140，其第二源/漏极与基极耦接接地端150。
当一静电放电事件发生在输入输出垫140，并且接地端150接收接地位准VSS时，N型晶体管ESDN导通。此时，如果输入输出垫140接收一正静电放电电压时，N型晶体管ESDN将静电放电电流由输入输出垫140释放至接地端150。如果输入输出垫140接收到一负静电放电电压时，N型晶体管ESDN的漏极与基极间的寄生二极管D将静电放电电流由接地端150释放至输入输出垫140。
控制电路130根据检测信号T2，控制特定节点NG的电压位准。举例而言，当检测信号T2为一特定位准时，表示发生静电放电事件，故控制电路130设定特定节点NG的位准等于一预设位准SP。在一可能实施例中，预设位准SP等于接地位准VSS。在另一可能实施例中，预设位准SP等于检测信号T1的位准。然而，当检测信号T2不为特定位准时，表示未发生静电放电事件，故控制电路130提供一特定信号SIG予特定节点NG。
在本实施例中，控制电路130包括一N型晶体管N4。N型晶体管N4的栅极接收检测信号T2，其漏极耦接特定节点NG，其源极接收预设位准SP，其基极接收接地位准VSS。当检测信号T2为特定位准时，N型晶体管N4导通，用以传送预设位准SP至特定节点NG。当检测信号T2不为特定位准时，N型晶体管N4不导通，用以停止传送预设位准SP至特定节点NG。此时，控制电路130传送特定信号SIG予特定节点NG。在一可能实施例中，特定信号SIG由一信号产生电路(未显示)所产生。
图2为本发明的操作电路的另一可能示意图。操作电路200包括一核心电路210、一N型晶体管NT2、一静电放电保护电路220以及一控制电路230。静电放电保护电路220耦接输入输出垫240及接地端250。接地端250接收一接地位准VSS。由于图2的核心电路210、N型晶体管NT2及静电放电保护电路220的特性与图1的核心电路110、N型晶体管NT1及静电放电保护电路120的特性相似，故不再赘述。
在本实施例中，图2的控制电路230比图1的控制电路130多了一P型晶体管P4。如图所示，P晶体管P4并联N型晶体管N4，并根据检测信号T1设定特定节点NG的电压位准。由于检测信号T2为检测信号T1的反相信号，故当N型晶体管N4导通时，P型晶体管P4也导通。因此，N型晶体管N4及P型晶体管P4传送特定位准SP至特定节点NG。当N型晶体管N4不导通时，P型晶体管P4也不导通。因此，N型晶体管N4及P型晶体管P4停止传送特定位准SP至特定节点NG。
在本实施例中，P型晶体管P4的栅极接收检测信号T1，其第一源/漏极耦接特定节点NG，其第二源/漏极接收特定位准SP，其基极接收一操作电压VDD。在一可能实施例中，操作电压VDD高于接地位准VSS。
图3为本发明的操作电路的另一可能示意图。操作电路300包括一核心电路310、一N型晶体管NT3、一静电放电保护电路320以及一控制电路330。静电放电保护电路320耦接输入输出垫340及接地端350。接地端350接收一接地位准VSS。由于图3的核心电路310、N型晶体管NT3及静电放电保护电路320的特性与图1的核心电路110、N型晶体管NT1及静电放电保护电路120的特性相似，故不再赘述。
图3的控制电路330比图2的控制电路230多了一N型晶体管N3以及一P型晶体管P3。N型晶体管N3耦接于特定节点NG与一信号产生电路(未显示)之间，根据检测信号T1，决定是否传送特定信号SIG至特定节点NG。如图所示，N型晶体管N3的栅极接收检测信号T1，其第一源/漏极耦接特定节点NG，其第二源/漏极接收特定信号SIG，其基极接收接地位准VSS。
P型晶体管P3并联N型晶体管N3，并根据检测信号T2，决定是否传送特定信号SIG至特定节点NG。如图所示，P型晶体管P3的栅极接收检测信号T2，其第一源/漏极耦接特定节点NG，第二源/漏极接收特定信号SIG，其基极接收操作电压VDD。
在本实施例中，由于检测信号T2为检测信号T1的反相信号，故当N型晶体管N3导通时，P型晶体管P3也导通。因此，N型晶体管N3及P型晶体管P3传送特定信号SIG至特定节点NG。当N型晶体管N3不导通时，P型晶体管P3也不导通。因此，N型晶体管N3及P型晶体管P3停止传送特定信号SIG至特定节点NG。
在其它实施例中，当N型晶体管N4导通时，N型晶体管N3不导通。因此，特定节点NG的位准等于接地位准VSS。当N型晶体管N4不导通时，N型晶体管N3导通。因此，特定节点NG的位准等于特定信号SIG。
图4为本发明的检测电路的一可能实例。如图所示，检测电路400包括一电阻410、一电容420以及一反相器(inverter)430。电阻410耦接于输入输出垫440与节点ND1之间。电容420耦接于节点ND1与接地端450之间。在本实施例中，电容420为一N型晶体管N0。如图所示，N型晶体管N0的栅极耦接节点ND1。N型晶体管N0的源极、漏极与基极均耦接接地端450。在一可能实施例中，接地端450接收一接地位准VSS。
当一静电放电事件发生在输入输出垫440，并且接地端450接收接地位准VSS时，由于电容420的特性，节点ND1为一低位准，约等于接地位准VSS。然而，当静电放电事件未发生在输入输出垫440时，如果输入输出垫440接收一第一操作电压(如5V)，并且接地端450接收接地位准VSS时，节点ND1为一高位准(如5V)。在本实施例中，节点ND1的位准作为一检测信号T1。
反相器430反相检测信号T1的位准，用以产生检测信号T2。因此，检测信号T2(如称为第一检测信号)为检测信号T1(如称为第二检测信号)的反相信号。在本实施例中，反相器430包括一P型晶体管P1以及一N型晶体管N1。
P型晶体管P1的栅极耦接节点ND1。P型晶体管P1的第一源/漏极与基极耦接输入输出垫440。P型晶体管P1的第二源/漏极)耦接节点ND2。N型晶体管N1的栅极耦接节点ND1。N型晶体管N1的第一源/漏极耦接节点ND2。N型晶体管N1的第二源/漏极与基极耦接接地端450。在本实施例中，节点ND2的电压位准作为检测信号T2。
在一正常模式下(未发生静电放电事件)，输入输出垫440接收一第一操作电压(如5V)，接地端450接收一第二操作电压(如0V)，其中第一操作电压大于第二操作电压。此时，检测信号T1约等于第一操作电压。因此，N型晶体管N1导通，使得检测信号T2约等于第二操作电压。
在一保护模式下(发生静电放电事件)，输入输出垫440接收一静电放电电压，接地端450接收一接地位准(如0V)。此时，检测信号T1约等于接地位准。因此，P型晶体管P1导通，使得检测信号T2为高位准(即特定位准)。此时，检测电路400外部的一释放组件(如图1的释放组件122)被导通，用以将静电电流由输入输出垫440释放至接地端450，以避免静电电流流入核心电路。
图5为本发明的检测电路的另一实施架构。如图所示，检测电路500包括一电容510、一电阻520以及一反相器530。电容510耦接于输入输出垫540与节点ND3之间。在本实施例中，电容510为一P型晶体管P0。P型晶体管P0的栅极耦接节点ND3。P型晶体管P0的源极、漏极与基极耦接输入输出垫540。电阻520耦接于节点ND3与接地端550之间。在本实施例中，节点ND3的电压位准作为检测信号T2。
反相器530反相检测信号T2的电压位准，用以产生检测信号T1。在本实施例中，反相器530包括一P型晶体管P2以及一N型晶体管N2。P型晶体管P2的栅极耦接节点ND3，其第一源/漏极与基极耦接输入输出垫540，其第二源/漏极耦接节点ND4。N型晶体管N2的栅极耦接节点ND3，其第一源/漏极耦接节点ND4，其第二源/漏极与基极耦接接地端550。
在一正常模式下(未发生静电放电事件)，输入输出垫540接收一第一操作电压(如5V)，接地端550接收一第二操作电压(如0V)，其中第一操作电压大于第二操作电压。此时，检测信号T2约等于第二操作电压。因此，P型晶体管P2导通，使得检测信号T1约等于第一操作电压。
在一保护模式下(发生静电放电事件)，输入输出垫540接收一静电放电电压，接地端550接收一接地位准(如0V)。此时，检测信号T2为一高位准(如称一特定位准)。因此，N型晶体管N2导通，使得检测信号T1为低位准。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中具有通常知识者的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来，本发明实施例所系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视前附的权利要求书所界定者为准。

Claims (14)

1.一种操作电路，耦接于一输入输出垫与一接地端之间，其特征在于，所述电路包括：
一核心电路；
一第一N型晶体管，根据一特定节点的电压位准，决定是否导通该核心电路与该接地端之间的一路径；
一静电放电保护电路，耦接于该输入输出垫与该核心电路之间，用以避免一静电放电电流流经该核心电路，并包括：
一检测电路，检测一静电放电事件是否发生在该输入输出垫，用以产生一第一检测信号；以及
一释放组件，根据该第一检测信号提供一释放路径，用以释放该静电放电电流；以及
一控制电路，根据该第一检测信号，控制该特定节点的电压位准，
其中：
所述检测电路还产生一第二检测信号，该第二检测信号为该第一检测信号的反相信号，
当该静电放电事件发生时，该控制电路提供该第二检测信号予该特定节点。
2.根据权利要求1所述的操作电路，其特征在于，所述核心电路包括一保险丝以及一内部电路，当该内部电路通过该输入输出垫接收一驱动信号时，该内部电路根据该驱动信号产生一电流，当该电流流过该保险丝时，该保险丝被程序化。
3.根据权利要求1所述的操作电路，其特征在于，当该静电放电事件发生在该输入输出垫时，该第一N型晶体管不导通，用以不导通该核心电路与该接地端之间的该路径。
4.根据权利要求1所述的操作电路，其特征在于，所述控制电路包括：
一第一晶体管，当该静电放电事件发生在该输入输出垫时，设定该特定节点的电压位准，用以不导通该第一N型晶体管。
5.根据权利要求4所述的操作电路，其特征在于，所述第一晶体管根据该第一检测信号设定该特定节点的电压位准等于该第二检测信号。
6.根据权利要求4所述的操作电路，其特征在于，所述控制电路还包括：
一第二晶体管，并联该第一晶体管，并根据该第二检测信号设定该特定节点的电压位准；
其中当该第一晶体管导通时，该第二晶体管也导通，当该第一晶体管不导通时，该第二晶体管也不导通。
7.根据权利要求6所述的操作电路，其特征在于，所述控制电路还包括：
一第三晶体管，耦接于该特定节点，并根据该第二检测信号，决定是否传送一特定信号至该特定节点；以及
一第四晶体管，耦接于该特定节点，并根据该第一检测信号，决定是否传送该特定信号至该特定节点；
当该第三晶体管导通时，该第四晶体管也导通，当该第三晶体管不导通时，该第四晶体管也不导通。
8.根据权利要求7所述的操作电路，其特征在于，当该第一晶体管导通时，该第三晶体管不导通，当该第一晶体管不导通时，该第三晶体管导通。
9.根据权利要求1所述的操作电路，其特征在于，所述检测电路包括：
一电阻，耦接于该输入输出垫与一第一节点之间；
一电容，耦接于该第一节点与该接地端之间，该第一节点的电压位准作为该第二检测信号；以及
一反相器，反相该第二检测信号，用以产生该第一检测信号。
10.根据权利要求9所述的操作电路，其特征在于，所述电容为一第二N型晶体管，该第二N型晶体管的栅极耦接该第一节点，该第二N型晶体管的源极与漏极耦接该接地端。
11.根据权利要求10所述的操作电路，其特征在于，所述反相器包括：
一P型晶体管，具有一第一栅极、一第一源/漏极以及一第二源/漏极，该第一栅极耦接该第一节点，该第一源/漏极耦接该输入输出垫，该第二源/漏极耦接一第二节点；以及
一第三N型晶体管，具有一第二栅极、一第三源/漏极以及一第四源/漏极，该第二栅极耦接该第一节点，该第三源/漏极耦接该第二节点，该第四源/漏极耦接该接地端。
12.根据权利要求1所述的操作电路，其特征在于，所述检测电路包括：
一电容，耦接于该输入输出垫与一第一节点之间；
一电阻，耦接于该第一节点与该接地端之间，该第一节点的电压位准作为该第一检测信号；以及
一反相器，反相该第一检测信号，用以产生该第二检测信号。
13.根据权利要求12所述的操作电路，其特征在于，所述电容为一第一P型晶体管，该第一P型晶体管的栅极耦接该第一节点，该第一P型晶体管的源极与漏极耦接该输入输出垫。
14.根据权利要求13所述的操作电路，其特征在于，所述反相器包括：
一第二P型晶体管，具有一第一栅极、一第一源/漏极以及一第二源/漏极，该第一栅极耦接该第一节点，该第一源/漏极耦接该输入输出垫，该第二源/漏极耦接一第二节点；以及
一第二N型晶体管，具有一第二栅极、一第三源/漏极以及一第四源/漏极，该第二栅极耦接该第一节点，该第三源/漏极耦接该第二节点，该第四源/漏极耦接该接地端。
CN201910721155.7A 2019-08-06 2019-08-06 操作电路 Active CN112350290B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910721155.7A CN112350290B (zh) 2019-08-06 2019-08-06 操作电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910721155.7A CN112350290B (zh) 2019-08-06 2019-08-06 操作电路

Publications (2)

Publication Number Publication Date
CN112350290A CN112350290A (zh) 2021-02-09
CN112350290B true CN112350290B (zh) 2023-01-31

Family

ID=74366408

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910721155.7A Active CN112350290B (zh) 2019-08-06 2019-08-06 操作电路

Country Status (1)

Country Link
CN (1) CN112350290B (zh)

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6327125B1 (en) * 1999-12-22 2001-12-04 Philips Electronics North America Corporation Integrated circuit with removable ESD protection
JP4000096B2 (ja) * 2003-08-04 2007-10-31 株式会社東芝 Ｅｓｄ保護回路
US7271989B2 (en) * 2004-06-03 2007-09-18 Altera Corporation Electrostatic discharge protection circuit
TWI285428B (en) * 2005-09-02 2007-08-11 Novatek Microelectronics Corp Electrostatic discharge (ESD) protection apparatus for programmable device
US7706114B2 (en) * 2007-10-04 2010-04-27 Ememory Technology Inc. ESD avoiding circuits based on the ESD detectors in a feedback loop
TWI357652B (en) * 2007-12-28 2012-02-01 Raydium Semiconductor Corp Esd protection device
TWI357145B (en) * 2008-01-02 2012-01-21 Ememory Technology Inc Electrostatic discharge avoiding circuit
US7826187B2 (en) * 2008-04-23 2010-11-02 Himax Technologies Limited Transient detection circuit
US8009397B2 (en) * 2008-06-13 2011-08-30 Freescale Semiconductor, Inc. Method and circuit for eFuse protection
TW201026159A (en) * 2008-12-26 2010-07-01 Vanguard Int Semiconduct Corp Electrostatic discharge protection circuit and integrated circuit utilizing the same
TW201240066A (en) * 2011-03-25 2012-10-01 Realtek Semiconductor Corp ESD protection circuit
US9373612B1 (en) * 2013-05-31 2016-06-21 Altera Corporation Electrostatic discharge protection circuits and methods
JP6398696B2 (ja) * 2014-12-22 2018-10-03 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
CN107204610B (zh) * 2016-03-18 2019-02-19 世界先进积体电路股份有限公司 驱动电路
US10644501B2 (en) * 2016-07-14 2020-05-05 Vanguard International Semiconductor Corporation Driving circuit
US10523002B2 (en) * 2016-12-05 2019-12-31 Vanguard International Semiconductor Corporation Electrostatic discharge protection circuit
CN109560536B (zh) * 2017-09-26 2021-01-05 世界先进积体电路股份有限公司 控制电路及操作电路
TWI662682B (zh) * 2018-05-07 2019-06-11 世界先進積體電路股份有限公司 積體電路以及靜電放電保護電路
CN110504251B (zh) * 2018-05-18 2021-12-24 世界先进积体电路股份有限公司 集成电路以及静电放电保护电路

Also Published As

Publication number Publication date
CN112350290A (zh) 2021-02-09

Similar Documents

Publication Publication Date Title
US7477496B2 (en) High input voltage tolerant input/output circuit being free from electrostatic discharge voltage
US7388410B2 (en) Input circuits configured to operate using a range of supply voltages
US10523002B2 (en) Electrostatic discharge protection circuit
US11088541B2 (en) Integrated circuit and electrostatic discharge protection circuit thereof
US9745947B2 (en) Ignition control circuit with short circuit protection
JP2018064082A (ja) 静電放電回路
EP2815478B1 (en) Surge protection for differential input/output interfaces
US20110128657A1 (en) Semiconductor apparatus
US20190006842A1 (en) Protection circuit
JP6177939B2 (ja) 半導体集積回路装置
US6169420B1 (en) Output buffer
TWI716939B (zh) 操作電路
US8514638B2 (en) Write control circuit and semiconductor device
JP6272471B2 (ja) 静電放電保護回路及び静電放電保護方法
CN112350290B (zh) 操作电路
US11990192B2 (en) Integrated circuit with ESD protection
US11387649B2 (en) Operating circuit having ESD protection function
US9225167B2 (en) Protection element, semiconductor device, and electronic system
US9263882B2 (en) Output circuits with electrostatic discharge protection
US10396068B2 (en) Electrostatic discharge protection device
US11527884B2 (en) Protection circuit
US8363366B2 (en) Electrostatic discharge protection circuit
US10867989B2 (en) Driving circuit having electrostatic discharge protection
US11728642B2 (en) Semiconductor device and protection circuit
JP2015146361A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant