CN101874349A - 耐高压输入/输出接口电路 - Google Patents

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Abstract

提供用在耐高压应用中的IO接口电路。该IO接口电路包括信号焊盘和至少第一寄生双极晶体管，该第一寄生双极晶体管具有适于连接到该接口电路的返回电压的发射极、适于接收第一控制信号的基极、和在开路集电极配置中被直接连接到该信号焊盘的集电极。该接口电路进一步包括被耦联到该寄生双极晶体管并被操作来产生该第一控制信号的MOS控制电路。该IO接口电路可以进一步包括被连接在该接口电路的电源电压和该信号焊盘之间的有源上拉电路。

Description

耐高压输入/输出接口电路
技术领域
本发明一般地涉及电气和电子技术，以及更具体地涉及输入/输出(I/O)接口电路。
背景技术
IO接口电路的使用，比如，以IO缓冲器为例，是众所周知的。在先进的互补金属氧化物半导体(CMOS)集成电路(IC)处理技术中，已推动朝向较低电压的IO缓冲器。在40纳米(nm)IC制造过程中，举例来说，1.8伏晶体管正被容易地采用。然而，尽管推动使用较低电压晶体管，仍然有着对于在可能需要与较高的电压(如，5伏)连接的特定IO应用中耐高压的需求。一种这样的应用是发光二极管(LED)驱动电路。
传统的耐高压IO接口电路典型地采用堆叠的金属氧化物半导体(MOS)器件。这种配置的一个例子在Clark等人的美国专利第6388475号中被说明。虽然这种电路配置可以通过在两个或更多个器件两端分配电压来帮助减轻各个器件上的过压压力，但一些耐高压故障安全规范要求即使当该电路的供电被移除时该电路也要耐受规定的电压。这对于堆叠的MOS器件方式产生了问题。另外，与非堆叠器件配置相比，使用堆叠的MOS器件需要IC中的更大区域，因此是所不期望的。
另一种形成耐高压输出级的公知方式是采用厚氧化MOS器件。然而，这种方式的一个不足是，它需要附加的IC制造步骤，这会增加总体成本。
因此，存在着对于耐高压IO接口电路的需求，这种耐高压IO接口电路不会遭受一个或更多个以上描述的与传统IO接口电路相关的问题。
发明内容
本发明的说明性实施例通过提供具有改进的高电压信号耐受性的IO接口电路来满足上述提及的需求。本发明的技术通过使用一个或更多个寄生双极晶体管有利地消除了对于堆叠的MOS器件的需求，该寄生双极晶体管与MOS器件相比具有更高的电压耐受性。此外，本发明的技术通过使用标准CMOS处理工艺提供了这种改进的高电压耐受性，因此与传统IO接口电路相比没有增加任何显著成本。
依照本发明的一个方面，提供了用在耐高压应用中的IO接口电路。该IO接口电路包括信号焊盘和至少第一寄生双极晶体管，该第一寄生双极晶体管具有连接到该接口电路的返回电压的发射极、适于接收第一控制信号的基极、和在开路集电极配置中被直接连接到该信号焊盘的集电极。该接口电路进一步包括被耦联到该寄生双极晶体管并被操作来产生该第一控制信号的MOS控制电路。
依照本发明的另一方面，用在耐高压应用中的IO接口电路包括信号焊盘和至少第一寄生双极晶体管，该第一寄生双极晶体管包括连接到第一电压源的发射极、适于接收第一控制信号的基极、和被直接连接到该信号焊盘的集电极。该接口电路进一步包括连接在第二电压源和该信号焊盘之间的有源上拉电路。该有源上拉电路适于接收第二控制信号，该第二控制信号是该第一控制信号的逻辑补。MOS控制电路被耦联到该第一寄生双极晶体管并被操作来产生该第一和第二控制信号。
本发明的这些和其它特征、方面及优点将在下面与附图相关地被阅读的说明性实施例中的详细说明中变得显而易见。
附图说明
图1是用在耐高压应用中的传统输出级的至少一部分的示意图。
图2是依照本发明的实施例描述了用在耐高压应用中的示例性IO接口电路的至少一部分的示意图。
图3是依照本发明的另一实施例描述了用在耐高压应用中的示例性IO接口电路的至少一部分的示意图。
图4是依照本发明的一实施例描述了用在耐高压应用中的示例性有源上拉IO接口电路的至少一部分的示意图。
图5是依照本发明的另一实施例描述了用在耐高压应用中的示例性有源上拉IO接口电路的至少一部分的示意图。
具体实施方式
本发明将在此示例性IO接口电路的上下文中进行说明。然而，应当理解，本发明并不限于在此示出和描述的电路。而是，本发明的实施例可以在任何能受益于具有提高了的高电压耐受性的接口电路的应用中实现。尽管本发明的优选实施例可以在硅晶片中制作，但本发明的实施例可以替代性地在包含其它材料的晶片中制作，包括但不限于砷化镓(GaAs)、磷化铟(InP)等。
图1是示出了用在耐高压应用中的传统IO接口电路100的至少一部分的示意图。接口电路100包括IO焊盘102和连接到该IO焊盘的开路集电极输出级，该输出级包含一对堆叠的n沟道MOS(NMOS)晶体管器件。特别地，第一NMOS器件104和第二NMOS器件106被如此设置，使得NMOS器件104的漏极(D)连接到IO焊盘102，NMOS器件104的源极(S)连接到NMOS器件106的漏极，NMOS器件106的源极接地，并且NMOS器件104和106的栅极(G)连接到CMOS控制电路108。控制电路108根据输入信号Vin操作来产生用于选择性地激活NMOS器件104和106的控制信号，该输入信号Vin被供给到该控制电路。如图所示，控制电路108可以包括以标准形式配置的反相器。
尽管由接口电路100使用的堆叠的MOS器件方式通过将施加于IO焊盘的电压在NMOS器件104和106两者中分配，可以帮助减轻在被连接到IO焊盘102的各个NMOS器件104和106上的过压压力，但一些耐高压故障安全规范要求即使当该电路的供电被移除时该电路也要耐受规定的电压。这对于堆叠的MOS器件方式产生了问题。另外，与非堆叠的器件布置相比，使用堆叠的MOS器件需要IC中的更大区域，因此是所不期望的。
图2是依照本发明的实施例描述了用在耐高压应用中的示例性IO接口电路200的至少一部分的示意图。IO接口电路200包括IO焊盘202或可选择的信号焊盘，以及至少第一双极晶体管204，该第一双极晶体管204包括连接到该接口电路的第一供电电压源的发射极(E)，适于接收第一控制信号Vc的基极(B)，和在开路集电极配置中被直接连接到IO焊盘的集电极(C)，其中该第一供电电压源可以是该接口电路的返回电压(如，接地或VSS)。术语“开路集电极”典型地涉及晶体管输出布置，其中该晶体管的集电极或其它输出端子(如，漏极)没有连接到正电压源，而是在IC的IO焊盘处保留开路。这种布置的优点是，使用如上拉晶体管或可选择的上拉电路(如，有源器件)可以使该开路集电极输出连接到各种电压(如，大于该输出晶体管器件的饱和电压的电压)。以这种方式，该开路集电极输出能够与各种电压电平相连接，其中一些可能甚至高于该接口电路200的第二供电电压源，该第二供电电压源可以是VDD。
如该图中明显所示，双极晶体管204优选为寄生NPN晶体管(如，横向或纵向NPN)。其中相对低速(如，小于大约100兆赫(MHZ))能被接受，寄生双极器件提供了更高的电压耐受性而不必担心MOS器件的氧化层击穿现象特性。此外，寄生双极器件以很小或没有附加代价在标准CMOS处理中是可行的。使用CMOS制作处理来实现双极器件的技术是该领域内技术人员所公知的。
接口电路200进一步包括耦联到该寄生NPN晶体管204并被操作来产生第一控制信号Vc的MOS控制电路206。控制电路206可包括例如p沟道MOS(PMOS)晶体管器件MP，以及NMOS晶体管器件MN，被连接为反相器。更具体的是，PMOS器件MP的源极(S)连接到为VDD的接口电路200的电源电压，器件MP的漏极(D)在节点N1处被连接到NMOS器件MN的漏极，器件MN的源极连接到接口电路的第一供电电压源(如，接地)，器件MP和MN的栅极(G)被连接在一起并在节点N2处形成用于接收输入信号Vin的控制电路的输入，该输入信号Vin被提供至该接口电路。因此，控制信号Vc根据输入信号Vin将被产生。应当理解，控制电路206的各种替代性配置类似地被考虑，并包含在本发明的范围之内。应当认识到，一种或更多种连接到控制电路206的电源电压连接，即VDD和/或接地，不必与到寄生双极器件的电源电压连接相同。以这种方式，该寄生双极晶体管204可以与耦联到它的MOS控制电路206电气绝缘。
在图3示出的可选择的实施例中，不是被连接在IO焊盘202和第一供电电压源(如，接地)之间，示例性IO接口电路300可以采用被直接连接在第二供电电压源(如，VDD)和IO焊盘之间的双极晶体管302。在各图中，相同的附图标记用来指代相同的元件。在这种配置中，双极晶体管302可以包括具有连接到VDD的发射极、直接连接到IO焊盘202的集电极、和适于接收控制信号Vc的基极的寄生PNP晶体管(如，横向或纵向PNP)。这种开路集电极输出级配置可以例如在上拉应用中被使用。在这个例子中，当该寄生双极晶体管302被关断时为了将该接口电路300的输出设为逻辑低电平，外部电阻(未示出)可以被连接到IO焊盘202。
图4是依照本发明的另一实施例描述了用在耐高压应用中的示例性IO接口电路400的至少一部分的示意图。同样，在各图中，相同的附图标记用来指代相同的元件。如附图2所示的说明性的IO接口电路200中，IO接口电路400有利地采用被直接连接到IO焊盘202的至少第一双极晶体管204代替堆叠的MOS器件布置(参见，如图1)。更具体的是，第一双极晶体管204包括连接到接口电路400的可以是接地的第一供电电压源的发射极，适于接收第一控制信号Vc的基极，以及被直接连接到IO焊盘202的集电极。然而，不同于如图2和3中所示的在开路集电极布置中的配置，IO接口电路400包括被连接在第二供电电压源VDD和IO焊盘202之间的有源上拉电路402。控制信号Vc可以通过耦联到该第一双极晶体管204的控制电路206来产生。
为了保护上拉电路402免受过压压力，该上拉电路包括至少第二双极晶体管404。如该图中明显示出，双极晶体管404优选地被实施为寄生NPN晶体管，如前面所述，这提供了显著更高的电压耐受性而不必担心MOS器件的氧化层击穿特性。具体地，双极晶体管404的集电极连接到第二供电电压源VDD，双极晶体管404的发射极被直接连接到IO焊盘202，以及双极晶体管404的基极适于接收第二控制信号Vcb。可以通过控制电路206产生的第二控制信号Vcb优选为第一控制信号Vc的逻辑补。
在其它实施例中，图5示出了其中一个例子，说明性的IO接口电路500可以包括包含寄生PNP晶体管504的有源上拉电路502，寄生PNP晶体管504具有连接到第二供电电压源VDD的发射极，被直接连接到IO焊盘202的集电极，和适于接收作为第一控制信号Vc的逻辑补的第二控制信号Vcb的基极。应当认识到，依照本发明的教导，该IO接口电路的各种替代性配置都被考虑到。
至少一部分本发明的技术可以在一种或更多种集成电路中被实现。在形成集成电路中，以重复模式在半导体晶片表面上典型地制作模子。每个模子包括在此描述的器件，以及可以包括其它结构或电路。各个模子从该晶片被切削或切割，然后被封装为集成电路。本领域技术人员应当知道如何切割晶片以及封装模子来制造集成电路。这样制造的集成电路被认为是本发明的一部分。
依照本发明的集成电路可以在使用IO接口电路的任何应用和/或电子系统中被采用。用于实施本发明的合适的系统，可以包括但不限于个人计算机、通信网络、电子装置(如，自动测试设备(ATE))、接口网络、显示系统等。包括这种集成电路的系统被认为是本发明的一部分。鉴于在此被提供的本发明的教导，本领域的普通技术人员将能够考虑到本发明技术的其它实现和应用。
尽管本发明的说明性实施例已在此参考附图被说明，但应当理解本发明不限于那些精确的实施例，以及在不偏离所附权利要求的范围的情况下本领域技术人员在这里可以作出各种其它改变和修改。

Claims (19)

1.一种输入/输出(IO)接口电路，包含：
信号焊盘；
至少第一寄生双极晶体管，包括适于连接到第一电压源的发射极，适于接收第一控制信号的基极，和在开路集电极配置中被直接连接到所述信号焊盘的集电极；以及
金属氧化物半导体(MOS)控制电路，被耦联到所述至少第一寄生双极晶体管，并被操作来产生所述第一控制信号。
2.如权利要求1所述的接口电路，其中，所述至少第一寄生双极晶体管包括寄生NPN晶体管和寄生PNP晶体管中的至少一个。
3.如权利要求1所述的接口电路，其中，所述第一电压源是所述接口电路的返回电压，以及所述至少第一寄生双极晶体管包括寄生NPN晶体管。
4.如权利要求1所述的接口电路，其中，所述第一电压源是所述接口电路的电源电压，以及所述至少第一寄生双极晶体管包括寄生PNP晶体管。
5.如权利要求1所述的接口电路，其中，所述至少第一寄生双极晶体管包括横向双极晶体管和纵向双极晶体管中的至少一个。
6.如权利要求1所述的接口电路，其中，所述控制电路包含至少一个包括p沟道金属氧化物半导体(PMOS)器件和n沟道金属氧化物半导体(NMOS)器件的反相器，所述PMOS器件的第一源极/漏极连接到所述接口电路的电源电压，所述PMOS器件的第二源极/漏极被连接到所述NMOS器件的第一源极/漏极，并形成用于产生所述第一控制信号的所述控制电路的输出，所述NMOS器件的第二源极/漏极连接到所述第一电压源，以及所述PMOS和NMOS器件的栅极被连接在一起并适于接收向所述控制电路的输入信号。
7.一种IO接口电路，包含：
信号焊盘；
至少第一寄生双极晶体管，包括适于连接到第一电压源的发射极，适于接收第一控制信号的基极，以及被直接连接到所述信号焊盘的集电极；
有源上拉电路，被连接在第二电压源和所述信号焊盘之间，所述有源上拉电路适于接收第二控制信号，所述第二控制信号是所述第一控制信号的逻辑补；以及
MOS控制电路，被耦联到所述第一寄生双极晶体管，并被操作来产生所述第一和第二控制信号。
8.如权利要求7所述的接口电路，其中，所述有源上拉电路包含至少第二寄生双极晶体管，所述至少第二寄生双极晶体管包括被连接到所述信号焊盘的发射极、适于连接到所述第二电压源的集电极、和适于接收所述第二控制信号的基极。
9.如权利要求8所述的接口电路，其中，所述至少第一和第二寄生双极晶体管中的每一个包含寄生NPN晶体管。
10.如权要求7所述的接口电路，其中，所述控制电路包含至少一个包括p沟道金属氧化物半导体(PMOS)器件和n沟道金属氧化物半导体(NMOS)器件的反相器，所述PMOS器件的第一源极/漏极连接到所述第二电压源，所述PMOS器件的第二源极/漏极被连接到所述NMOS器件的第一源极/漏极，并形成用于产生所述第一控制信号的所述控制电路的输出，所述NMOS器件的第二源极/漏极连接到所述第一电压源，以及所述PMOS和NMOS器件的栅极被连接在一起并适于接收向所述控制电路的输入信号。
11.如权利要求7所述的接口电路，其中，所述第一和第二电压源中的至少一个与所述MOS控制电路的电源电压连接电气绝缘。
12.一种集成电路，包括至少一个按照权利要求7所述的IO接口电路。
13.一种集成电路，包括至少一个输入/输出(IO)接口电路，所述至少一个IO接口电路包括：
信号焊盘；
至少第一寄生双极晶体管，包括适于连接到第一电压源的发射极、适于接收第一控制信号的基极、和在开路集电极配置中被直接连接到所述信号焊盘的集电极；以及
金属氧化物半导体(MOS)控制电路，被耦联到所述至少第一寄生双极晶体管，并被操作来产生所述第一控制信号。
14.如权利要求13所述的集成电路，其中，所述第一寄生双极晶体管包括寄生NPN晶体管和寄生PNP晶体管中的至少一个。
15.如权利要求13所述的集成电路，其中，所述第一电压源是所述至少一个接口电路的返回电压，以及所述至少第一寄生双极晶体管包括寄生NPN晶体管。
16.如权利要求13所述的集成电路，其中，所述第一电压源是所述至少一个接口电路的电源电压，以及所述至少第一寄生双极晶体管包括寄生PNP晶体管。
17.如权利要求13所述的集成电路，其中，所述至少第一寄生双极晶体管包括横向双极晶体管和纵向双极晶体管中的至少一个。
18.如权利要求13所述的集成电路，其中，所述控制电路包含至少一个包括p沟道金属氧化物半导体(PMOS)器件和n沟道金属氧化物半导体(NMOS)器件的反相器，所述PMOS器件的第一源极/漏极连接到所述接口电路的电源电压，所述PMOS器件的第二源极/漏极被连接到所述NMOS器件的第一源极/漏极，并形成用于产生所述第一控制信号的所述控制电路的输出，所述NMOS器件的第二源极/漏极连接到所述第一电压源，以及所述PMOS和NMOS器件的栅极被连接在一起并适于接收向所述控制电路的输入信号。
19.用于增加IO接口电路的耐压性的方法，所述方法包含以下步骤：
提供至少第一寄生双极晶体管，所述至少第一寄生双极晶体管具有适于连接到第一电压源的发射极、适于接收第一控制信号的基极、和在开路集电极配置中被直接连接到所述IO接口电路的信号焊盘的集电极；
根据被施加到所述IO接口电路的输入信号产生所述第一控制信号。
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