KR101993192B1

KR101993192B1 - 다중 전압 입력 버퍼

Info

Publication number: KR101993192B1
Application number: KR1020120110119A
Authority: KR
Inventors: 이승호
Original assignee: 삼성전자주식회사
Priority date: 2012-10-04
Filing date: 2012-10-04
Publication date: 2019-06-27
Also published as: KR20140044117A; US8947131B2; US20140097888A1

Abstract

본 발명은 입력 버퍼에 관한 것이다. 더욱 자세하게는, 본 발명은 다중 전압으로 구동되는 입력 버퍼에 관한 것이다. 본 발명에 의한 입력 버퍼는 제 1 전원 전압용 반도체 회로소자로 이루어지며, 상기 제 1 전원 전압 이상의 가변 전압을 동작 전압으로서 수신하여, 입력 신호에 응답하여 제 1 출력 신호를 생성하는 제 1 스테이지 및 제 1 전원 전압용 반도체 회로소자로 이루어지며, 상기 제 1 전원 전압을 동작 전압으로서 수신하여, 상기 제 1 출력 신호에 응답하여 제 2 출력 신호를 입력 버퍼링 출력으로서 출력하는 제 2 스테이지를 포함하며, 상기 가변 전압은 상기 입력 신호의 제 1 상태 전압의 레벨에 따라 미리 지정된 복수의 레벨들 중 선택된 하나의 레벨이다. 본 발명에 의한 다중 전압 입력 버퍼는 고입력신호가 인가되어도 안정성을 유지하며, 노이즈 마진을 확보할 수 있다.

Description

다중 전압 입력 버퍼{MULTI-VOLTAGE SUPPLIED INPUT BUFFER}

본 발명은 입력 버퍼에 관한 것이다. 더욱 자세하게는, 본 발명은 다중 전압으로 구동되는 입력 버퍼에 관한 것이다.

입력 버퍼는 외부 시스템으로부터 집적 회로(IC: Intergrated Circuit)로 입력되는 데이터를 입력받기 위해 사용된다. 입력 버퍼는 집적 회로 내부의 반도체 장치들을 고전압으로부터 보호한다. 또한 입력 버퍼는 일련의 인버터 단계(stage) 혹은 슈미트 트리거(Schmitt Trigger)를 구비하여 입력에 포함된 노이즈에 저항(tolerance)한다.

최근 집적 회로의 집적도가 증가되면서, 집적 회로를 구성하는 반도체 장치로서 저전압 반도체 장치(Low-voltage semiconductor device), 즉 중-게이트 산화층 반도체 장치(Medium-gate Oxide Semiconductor Device)가 선호되고 있다. 중-게이트 산화층 반도체 장치는 전력 소모가 작고 고속 동작이 가능하다. 그러나 중-게이트 산화층 반도체 장치는 낮은 전압에서 구동되어야 한다. 중-게이트 산화층 반도체 장치의 노드 간 전압 차가 규정된(prescribed) 전압을 넘으면, 게이트 산화층 항복(Gate Oxide Breakdown) 혹은 침식(Punchthrough)에 의하여 반도체 장치의 수명 및 안정성이 감소된다. 그러나 집적 회로의 호환을 위하여, 집적 회로의 입력/출력 인터페이스는 고입력신호(high input Signal)를 지원할 수 있어야 한다. 따라서 고입력신호를 저전압 반도체 장치로 인터페이싱 하기 위한 기술이 점차 요구되고 있다.

본 발명의 목적은 고입력신호가 인가되어도 안정성을 유지하며, 노이즈 마진을 확보할 수 있는 입력 버퍼를 제공하는 것이다.

본 발명에 의한 입력 버퍼는 제 1 전원 전압용 반도체 회로소자로 이루어지며, 상기 제 1 전원 전압 이상의 가변 전압을 동작 전압으로서 수신하여, 입력 신호에 응답하여 제 1 출력 신호를 생성하는 제 1 스테이지 및 제 1 전원 전압용 반도체 회로소자로 이루어지며, 상기 제 1 전원 전압을 동작 전압으로서 수신하여, 상기 제 1 출력 신호에 응답하여 제 2 출력 신호를 입력 버퍼링 출력으로서 출력하는 제 2 스테이지를 포함하며, 상기 가변 전압은 상기 입력 신호의 제 1 상태 전압의 레벨에 따라 미리 지정된 복수의 레벨들 중 선택된 하나의 레벨이다.

실시 예에 있어서, 상기 입력 신호의 제 1 상태는 로직 하이 상태이며, 상기 가변 전압은 상기 입력 신호의 제 1 상태 전압의 레벨이 높을수록 높은 레벨로 선택된다.

실시 예에 있어서, 상기 제 1 스테이지는 풀업 입력 신호에 응답하여 풀업 출력 신호를 생성하는 풀업부, 상기 입력 신호에 응답하여 풀다운 출력 신호를 생성하는 풀다운부, 상기 풀업 및 풀다운 출력 신호에 응답하여 제 1 출력 신호를 생성하는 출력부 및 상기 입력 신호에 응답하여 상기 풀업 입력 신호를 상기 풀업부에 제공하는 제 1 풀업 보호부를 포함하고, 상기 제 1 풀업 보호부는, 상기 입력 신호가 로직 로우 상태이면, 상기 가변 전압의 레벨에 응답하여 가변되는 풀업 바이어스 전압을 상기 풀업 입력 신호로서 상기 풀업부에 제공한다.

실시 예에 있어서, 상기 풀업부는 상기 풀업 바이어스 전압이 상기 풀업 입력 신호로서 제공되면 상기 가변 전압을 상기 풀업 출력 신호로서 생성한다.

실시 예에 있어서, 상기 제 1 스테이지는 상기 풀업 바이어스 전압을 생성하는 제 1 바이어스 회로를 더 포함하고, 상기 제 1 바이어스 회로는 제 1 제어 신호에 응답하여 상기 제 1 전원 전압을 상기 풀업 바이어스 전압으로 제공하는 제 1 스위치 및 제 2 제어 신호에 응답하여 접지 전압을 상기 풀업 바이어스 전압으로 제공하는 제 2 스위치를 포함하며, 상기 제 1 및 제 2 제어 신호는 상기 가변 전압의 레벨에 응답하여 선택적으로 활성화된다.

실시 예에 있어서, 상기 제 1 풀업 보호부는 상기 입력 신호의 로직 하이 상태 전압이 상기 제 1 전원 전압이면, 상기 입력 신호가 로직 로우 상태일 때, 상기 풀업 바이어스 전압 대신 상기 입력 신호를 풀업 입력 신호로서 상기 풀업부에 제공한다.

실시 예에 있어서, 상기 풀업부의 출력단에 연결되는 제 2 풀업 보호부를 더 포함하고, 상기 풀다운부는 상기 입력 신호가 로직 하이 상태이면 접지 전압을 풀다운 출력 신호로 생성하며, 상기 제 2 풀업 보호부는 상기 제 1 출력 신호가 접지 전압일 때 턴 온 되어 상기 풀업부의 출력단 전압을 상승시킨다.

실시 예에 있어서, 상기 풀다운부의 입력단에 연결되는 풀다운 보호부를 더 포함하고, 상기 풀다운 보호부는 상기 입력 신호가 로직 하이 상태이면 상기 입력 신호의 레벨을 미리 지정된 레벨으로 제한한다.

실시 예에 있어서, 상기 제 2 스테이지는 상기 풀업부와 연결되어 상기 입력 버퍼의 낮은 문턱 전압을 조절하는 낮은 문턱 전압 조절부 및 상기 풀다운부와 연결되어 상기 입력 버퍼의 높은 문턱 전압을 조절하는 높은 문턱 전압 조절부를 포함하고, 상기 낮은 문턱 전압 조절부는 상기 입력 신호의 로직 하이 상태 레벨이 상기 제 1 전원 전압일 때 활성화된다.

본 발명의 다른 실시예에 의한 입력 버퍼는 제 1 전원 전압용 반도체 회로소자로 구성되고, 상기 제 1 전원 전압 이상의 가변 전압을 동작 전압으로서 수신하며, 풀업 입력 신호에 응답하여 풀업 출력 신호를 생성하는 풀업부, 상기 제 1 전원 전압용 반도체 회로소자로 구성되고, 입력 신호에 응답하여 풀다운 출력 신호를 생성하는 풀다운부, 상기 풀업 및 풀다운 출력 신호에 응답하여 제 1 출력 신호를 생성하는 출력부, 상기 입력 신호에 응답하여 상기 풀업 제어 신호를 생성하는 풀업 제어부 및 상기 풀업 제어 신호에 응답하여 풀업 입력 신호를 상기 풀업부에 제공하는 풀업 보호부를 포함하며, 상기 풀업 보호부는 소스 단자로 풀업 바이어스 전압을 제공받고, 게이트 단자에 제공되는 풀업 제어 신호에 응답하여 드레인 단자로 상기 풀업 바이어스 전압을 출력하는 제 1 풀업 보호 트랜지스터 및 드레인 단자가 상기 제 1 풀업 보호 트랜지스터의 드레인 단자와 연결되고, 게이트 단자로 상기 풀업 바이어스 전압을 제공받으며, 소스 단자로 상기 풀업 입력 신호를 출력하는 제 2 풀업 보호 트랜지스터를 포함하고, 상기 풀업부는 소스 단자로 가변 전압을 제공받고, 게이트 단자로 상기 풀업 입력 신호를 제공받으며, 드레인 단자로 상기 풀업 출력 신호를 출력하는 풀업 트랜지스터를 포함하고, 상기 가변 전압은 상기 입력 신호의 제 1 상태 전압의 레벨에 따라 미리 지정된 복수의 레벨들 중 선택된 하나의 레벨이다.

실시 예에 있어서, 상기 풀업 제어부는 소스 단자로 접지 전압을 제공받고, 게이트 단자로 제공되는 방전 신호에 응답하여 드레인 단자를 풀다운 하는 제 1 방전 트랜지스터 및 드레인 단자가 상기 제 1 풀업 보호 트랜지스터의 게이트 단자와 연결되고, 소스 단자가 상기 제 1 방전 트랜지스터의 드레인 단자와 연결되며, 게이트 단자로 상기 제 1 전원 전압을 제공받는 제 2 방전 트랜지스터를 포함하고, 상기 방전 신호는 상기 입력 신호를 반전한 신호이다.

실시 예에 있어서, 상기 풀업 제어부는 게이트 단자가 상기 제 1 방전 트랜지스터의 드레인 단자와 연결되고, 드레인 단자가 상기 제 2 방전 트랜지스터의 드레인 단자와 연결되며, 소스 단자가 상기 풀업 트랜지스터의 게이트 단자와 연결되는 제 3 풀업 보호 트랜지스터를 더 포함한다.

실시 예에 있어서, 상기 풀업 제어부는 직렬로 연결된 NMOS 트랜지스터들을 포함하고, 상기 NMOS 트랜지스터들의 한쪽 말단은 입력 신호를 제공받으며, 상기 NMOS 트랜지스터들의 다른 한쪽 말단은 상기 풀업 트랜지스터의 게이트 단자와 연결되고, 상기 NMOS 트랜지스터들의 게이트들은 상기 입력 신호의 로직 하이 상태 전압이 상기 제 1 전원 전압이고, 상기 입력 신호가 로직 로우 상태일 때 상기 NMOS 트랜지스터들이 모두 턴 온 되도록 제어된다.

실시 예에 있어서, 상기 풀다운부는 드레인 단자로 상기 입력 신호를 입력받고, 게이트 단자로 상기 제 1 전원 전압을 입력받으며, 소스 단자로 상기 풀다운 제어 신호를 출력하는 풀다운 제어 트랜지스터 및 소스 단자로 접지 전압을 제공받고, 게이트 단자로 제공되는 상기 풀다운 제어 신호에 응답하여 드레인 단자로 상기 풀다운 출력 신호를 제공하는 풀다운 트랜지스터를 포함한다.

실시 예에 있어서, 상기 풀다운부는 소스 단자가 상기 풀다운 트랜지스터의 드레인 단자와 연결되고, 게이트 단자로 상기 제 1 전원 전압을 제공받으며, 드레인 단자로 상기 풀다운 출력 신호를 제공하는 풀다운 보호 트랜지스터를 더 포함한다.

본 발명에 의한 입력 버퍼는 고입력신호가 인가되어도 안정성을 유지하며, 노이즈 마진을 확보할 수 있다.

도 1은 입력 버퍼를 나타내는 회로도이다.
도 2는 도 1의 인버터부의 입출력 전압 특성을 도시하는 그래프이다.
도 3은 본 발명의 실시예에 의한 입력 버퍼를 나타내는 블록도이다.
도 4a는 도 3의 입력 버퍼에 구동 전압을 제공하는 주 바이어스 회로를 도시하는 도면이다.
도 4b는 가변 전압의 레벨에 따른 보조 전압들의 레벨의 일실시예를 도시하는 표이다.
도 4c는 도 2의 입력 버퍼에 구동 전압을 제공하는 보조 바이어스 회로를 도시하는 회로도이다.
도 5는 도 2의 입력 버퍼를 더 자세히 도시한 회로도이다.
도 6은 입력 신호가 로직 로우(Logic Low) 상태일 때의 입력 버퍼의 동작을 설명하기 위한 도면이다.
도 7은 도 5 및 6의 제 1 바이어스부의 일실시예를 도시하는 회로도이다.
도 8은 입력 신호가 로직 하이(Logic High) 상태일 때의 입력 버퍼의 동작을 설명하기 위한 도면이다.
도 9는 입력 신호가 고입력신호일때 입력 신호, 제 1 스테이지 및 제 2 스테이지의 입출력 전압 범위를 도시하는 도면이다.
도 10은 본 발명의 다른 실시예에 의한 입력 버퍼를 도시하는 회로도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

본 발명에서 고입력신호는 로직 하이 상태에서 코어 전압(Vq) 및 저전원전압(Vp)보다 높은 전압, 예를 들어 3.3V가 입력되는 입력 신호를 의미한다. 저입력신호는 로직 하이 상태에서 저전원전압(Vp) 레벨의 전압, 예를 들어 1.8V가 입력되는 입력 신호를 의미한다.

본 발명에서 저전압 반도체 장치는 저전원전압(Vp) 레벨의 전압에서 구동되는 반도체 장치를 의미한다. 상술된 바와 같이, 저전원전압(Vp)은 고입력신호의 로직 하이 상태 전압 레벨보다 낮은 전압 레벨이다. 예를 들어, 저전압 반도체 장치는 본 발명에서 중-게이트 산화층 반도체 장치일 수 있다.

저전압 반도체 장치는 한계 전압을 가진다. 저전압 반도체 장치의 각 노드 간에 한계 전압 이상의 전압차가 발생되면, 저전압 반도체 장치는 파손되거나 이상 동작을 일으킬 수 있다.

도 1은 입력 버퍼를 나타내는 회로도이다. 도 1을 참조하면, 입력 버퍼(10)는 인버터부(11), 제 1 버퍼부(12) 및 제 2 버퍼부(13)를 포함한다. 인버터부(11)는 PMOS 트랜지스터들(Q2, Q3) 및 NMOS 트랜지스터들(Q1, Q4)을 포함한다. 인버터부(11)에 포함되는 트랜지스터들(Q1~Q4)은 저전압 반도체 장치들이다.

입력 버퍼(10)에 공급되는 바이어스 전압은 가변 전압(Vo), 저전원전압(Vp) 및 코어 전압(Vq)을 포함할 수 있다.

저전원전압(Vp)은 트랜지스터들(Q1~Q4)에 규정된 한계 전압보다 낮은 전압 레벨의 전원 전압이다. 본 실시예에서 저전원전압(Vp)의 레벨은 약 1.8V라 가정한다.

가변 전압(Vo)은 입력 버퍼(10)로 제공되는 I/O 전압이다. 가변 전압(Vo)은 낮은 전압 레벨에서 높은 전압 레벨까지 다양한 레벨의 전압을 선택적으로 가질 수 있다. 예를 들어, 가변 전압(Vo)은 저전원전압(Vp)의 1, 1.5 혹은 2배의 크기의 전압 중 어느 하나를 선택적으로 가지도록 설정될 수 있다. 본 실시예에서 가변 전압(Vo)의 레벨은 1.8V, 2.5V 혹은 3.3V 중 어느 하나의 값을 가진다고 가정한다. 그러나 이는 예시적인 것으로, 입력 버퍼(10)의 특성(specification)에 따라 가변 전압(Vo)이 가질 수 있는 전압 레벨은 조절될 수 있을 것이다.

코어 전압(Vq)는 입력 버퍼(10)와 연결될 전자 장치의 코어 전압이다. 코어 전압(Vq)은 전자 장치가 요구하는 동작 전압에 따라 결정될 수 있다.

입력 버퍼(10)의 트랜지스터들(Q1~Q4) 및 제 1 버퍼부(11)는 저전원전압(Vp)으로 구동된다. 이하 도면을 참조하여 입력 버퍼(10)의 동작 및 바이어싱(Biasing)에 관하여 설명한다.

먼저, 입력 패드로 입력 신호(VIN)가 인가된다. 입력 신호(VIN)는 트랜지스터(Q2)의 게이트 및 트랜지스터(Q1)의 드레인으로 인가된다.

입력 신호(VIN)가 로직 로우 상태이면, 트랜지스터(Q2) 및 트랜지스터(Q3)가 턴 온 될 것이다. 트랜지스터들(Q2, Q3)이 턴 온 되면 인버터부(11)의 출력은 저전원전압(Vp) 레벨의 로직 하이 상태가 될 것이다. 저전원전압(Vp)은 트랜지스터들(Q1~Q4)에 규정된 한계 전압보다 낮은 전압 레벨을 가지므로, 트랜지스터들(Q1~Q4)는 파손되지 않고 안정적으로 구동될 것이다.

입력 신호(VIN)가 로직 하이 상태이면, 트랜지스터(Q1) 및 트랜지스터(Q4)가 턴 온 될 것이다. 트랜지스터들(Q1, Q4)이 턴 온 되면 인버터부(11)의 출력은 로직 로우 상태가 될 것이다. 입력 신호(VIN)의 레벨이 트랜지스터들(Q1~Q4)에 규정된 한계 전압보다 높은 전압 레벨을 가지는 경우에도, 트랜지스터(Q1)에 의하여, 트랜지스터(Q4)의 게이트에 인가되는 전압은 저전압신호(Vp)보다 낮은 레벨을 가지게 된다. 따라서 입력 신호(VIN)가 로직 하이 상태인 경우에도 트랜지스터들(Q1~Q4)는 파손되지 않고 안정적으로 구동될 것이다.

한편, 입력 버퍼(10)는 신뢰성있는 동작을 위하여 일정한 조건(specification)을 만족하여야 한다. 이하 도 2를 참조하여 입력 버퍼의 조건에 관하여 더 자세하게 설명한다.

도 2는 도 1의 인버터부(11)의 입출력 전압 특성을 도시하는 그래프이다. 도 2에서 가로축은 입력 신호(VIN)를, 세로축은 인버터부(110)의 출력단 전압을 나타낸다.

도 2를 참조하면, 입력 버퍼(10)의 인버터부(11)는 하한 로직 하이 입력 전압(Minimum Logic High Input Voltage, 이하 VIH) 및 상한 로직 로우 입력 전압(Maximum Logic Low Input Voltage, 이하 VIL)을 가진다. VIH는 인버터부(11)의 출력단이 로직 로우 상태일 것을 보장하는 최소 입력 신호 레벨이다. VIL은 인버터부(11)의 출력단이 로직 하이 상태일 것을 보장하는 최대 입력 신호 레벨이다. VIH 및 VIL은 도 2에서 도시된 바와 같이, 입출력 그래프의 기울기가 -1이 되는 지점에서의 입력 신호 레벨로 지정될 수 있다. 입력 신호의 레벨이 VIH와 VIL 사이이면 인버터부(11)의 출력은 불확정한 값이 될 것이다.

또한 인버터부(11)는 하한 로직 하이 출력 전압(Minimum Logic Ligh Output Voltage, 이하 VOH) 및 상한 로직 로우 출력 전압(Maximum Logic Low Output Voltage, 이하 VOL)을 가진다. VOH는 인버터부(11)의 출력단이 로직 하이 상태일 때 가질 수 있는 최소 전압 레벨이다. 즉, VOH는 입력 신호(VIN)가 VIL일 때의 출력 전압 레벨이 될 것이다. 반대로, VOL는 인버터부(11)의 출력단이 로직 로우상태일 때 가질 수 있는 최대 전압 레벨이다. 즉, VOL는 입력 신호(VIN)가 VIH일 때의 출력 전압 레벨이 될 것이다. VOH는 VIH보다 높은 레벨을 가진다. VOL은 VIL보다 낮은 레벨을 가진다.

또한 인버터부(11)는 토글 전압(Toggle Voltage, 이하 Vtgl)을 가진다. 본 발명에서 Vtgl은 스위칭 포인트(switching point)와 동일한 의미로 사용된다. Vtgl은 인버터부(11)의 출력 전압 레벨이 로직 하이 상태 출력 레벨의 1/2일 때의 입력 전압이다.

입력 버퍼(10)가 정상적으로 구동되기 위해서, 인버터부(11)는 수학식 1의 조건을 만족하여야 한다.

다시 도 1로 돌아가면, 도 1의 입력 버퍼(10)의 입력 신호가 고입력신호일 때, 입력 버퍼(10)의 인버터부(11)는 상술된 조건을 만족하기 어려워진다.

고입력신호가 로직 하이 상태일 때 이상적으로 VD, 예를 들어 3.3V, 레벨의 전압이 인가된다고 가정한다. 입력 신호에 포함되는 노이즈를 고려할 때, 인버터부(11)의 VIH는 0.7VD, VIL은 0.3VD 수준을 만족하여야 한다.

수학식 1을 참조하면, 인버터부(11)의 Vtgl은 VIH와 VIL의 사이에 위치하여야 한다. 그러나, 인버터부(11)의 구동 전압은 저전원전압(Vp)이므로, 일반적인 경우 인버터부(11)의 vtgl은 1/2Vp가 되어 요구되는 VIL보다 낮아질 수 있다. vtgl이 요구되는 VIH 및 VIL 사이 구간에서 벗어남에 따라 입력 버퍼(10)의 신뢰성이 감소되고, 노이즈에 취약해 질 것이다.

Vtgl을 VIH와 VIL 사이에 위치시키기 위하여 트랜지스터(Q4) 및 트랜지스터(Q2, Q3)의 종횡비(aspect ratio)가 조절될 수 있을 것이다. 그러나 토글 전압(Vtg)을 설정하기 위하여 트랜지스터(Q4)의 종횡비가 변화되면, 트랜지스터(Q2, Q3)와 트랜지스터(Q4) 사이의 동작 속도에 차이가 발생된다. 트랜지스터(Q2, Q3)와 트랜지스터(Q4)의 동작 속도가 불균형해짐에 따라 인버터부(10)의 스위칭 시간이 크게 제한될 수 있다.

따라서 본 발명에서는 입력 버퍼의 입력 신호로서 고입력신호가 사용되는 때에도 인버터부의 조건(specification)을 만족시키기 위하여, 가변 전압(Vo)을 구동 전압으로 사용하는 입력 버퍼를 제시한다. 또한 가변 전압(Vo)이 구동 전압으로 사용될 때 발생될 수 있는 입력 버퍼 내부 소자의 안정성 문제를 해결할 수 있는 입력 버퍼를 제시한다.

도 3은 본 발명의 실시예에 의한 입력 버퍼(100)를 나타내는 블록도이다. 입력 버퍼(100)는 2개의 스테이지(stage)를 포함한다. 제 1 스테이지(stage 1)는 내부 소자들의 안정성을 확보하고, 또한 상술된 조건을 만족시키기 위하여 추가된 회로이다. 제 2 스테이지(stage 2)는 도 1에 도시된 입력 버퍼 회로이다.

도 3의 입력 버퍼(100)는 가변 전압(Vo), 저전원전압(Vp) 및 코어 전압(Vq)을 구동 전압으로 사용한다. 가변 전압(Vo)은 복수의 미리 설정된 전압 레벨 중 하나의 값을 선택적으로 가질 것이다. 가변 전압(Vo)의 레벨은 입력 신호(VIN)의 로직 하이 상태 레벨에 응답하여 선택될 수 있다. 본 실시예에서 가변 전압(Vo)의 레벨은 Vp 내지 2Vp 범위에서 설정될 수 있다.

본 실시예에서 저전원전압(Vp)은 1.8V로 설정된다. 또한 가변 전압(Vo)은 입력 신호(VIN)의 로직 하이 상태 레벨에 응답하여 1.8V, 2.5V 혹은 3.3V 중 하나의 값을 가지도록 설정된다. 그러나 이는 예시적인 것으로 본 발명의 저전원전압(Vp) 및 가변 전압(Vo)의 레벨이 이로 한정되는 것은 아니다.

입력 버퍼(100)는 고입력신호가 입력되는 때에는 높은 레벨을 가지는 가변 전압(Vo)을 구동 전압으로 사용하여 특성(specification)을 만족시킬 수 있다. 또한 입력 버퍼(100)는 높은 레벨을 가지는 가변 전압(Vo)이 구동 전압으로 사용되어도 내부 소자들의 안정성 및 수명을 확보할 수 있도록 보조적인 회로 블록들을 구비한다. 입력 버퍼(100)의 구성 및 동작은 도 4a 내지 4c를 통해 더 자세히 설명될 것이다.

도 4a는 도 3의 입력 버퍼(100)에 구동 전압을 제공하는 주 바이어스 회로(101)를 도시하는 도면이다. 주 바이어스 회로(101)는 가변 전압(Vo), 저전원전압(Vp) 및 코어 전압(Vq)을 생성하여 입력 버퍼(100)로 제공한다. 또한 주 바이어스 회로는 제 1 보조 전압(Vo1), 제 2 보조 전압(Vo2) 및 제 3 보조 전압(Vo3)을 생성하여 입력 버퍼(100)로 제공한다.

제 1 보조 전압(Vo1), 제 2 보조 전압(Vo2) 및 제 3 보조 전압(Vo3)의 레벨은 가변 전압(Vo)의 레벨에 따라 가변된다. 보조 전압들(Vo1~Vo3)은 복수 레벨의 가변 전압(Vo) 중 어떤 레벨의 전압이 인가되어도 입력 버퍼(100)의 내부 소자들이 안정성을 유지할 수 있도록, 입력 버퍼(100)의 각 부분에 조절된 바이어스 전압을 제공할 것이다.

도 4b는 가변 전압(Vo)의 레벨에 따른 보조 전압들(Vo1~Vo3)의 레벨의 일실시예를 도시하는 표이다. 도 4b를 참조하면, 가변 전압(Vo)이 변화됨에 따라 보조 전압들(Vo1~Vo3)의 레벨도 가변된다. 보조 전압들(Vo1~Vo3)에 의하여 바이어스되는 입력 버퍼(100)의 동작은 이후 도 5를 참조하여 더 자세히 설명될 것이다.

도 4c는 도 2의 입력 버퍼(100)에 구동 전압을 제공하는 보조 바이어스 회로(102)를 도시하는 회로도이다. 보조 바이어스 회로(102)는 도 3B의 주 바이어스 회로로부터 제 2 및 제 3 보조 전압(Vo2, Vo3)을 입력받는다. 보조 바이어스 회로(102)는 입력된 제 2 및 제 3 보조 전압(Vo2, Vo3)을 부정 논리곱(NAND)하여 제 4 보조 전압(Vo4)을 생성한다. 또, 보조 바이어스 회로(102)는 입력된 제 3 보조 전압(Vo3)을 반전하여 제 5 보조 전압(Vo5)을 생성한다. 보조 전압들(Vo4~Vo5)에 의하여 구동되는 입력 버퍼(100)의 동작은 이후 도 5를 참조하여 더 자세히 설명될 것이다.

도 5는 도 2의 입력 버퍼(100)를 더 자세히 도시한 회로도이다. 도 5를 참조하면, 입력 버퍼(100)는 제 1 스테이지(stage 1) 및 제 2 스테이지(stage 2)를 포함한다. 제 1 스테이지(stage 1)에 포함되는 PMOS 트랜지스터들의 각 노드들에는, 입력 신호의 상태에 따라 고전압이 인가될 수 있다. 따라서 웰 누설 전류(well leakage current)를 방지하기 위하여, 제 1 스테이지(stage 1)에 포함되는 PMOS 트랜지스터들의 웰 바이어스(well bias) 전압으로서 가변 전압(Vo)이 인가된다.

상술된 바와 같이, 가변 전압(Vo)은 복수 레벨의 전압 중 하나의 값을 선택적으로 가질 수 있다. 본 발명에서 가변 전압(Vo)의 레벨은 입력 신호가 로직 하이상태일 때의 전압 레벨에 기초하여 설정된다. 입력 신호가 고입력신호인 경우, 가변 전압(Vo)은 높은 레벨, 예를 들어 3.3V,로 설정될 수 있을 것이다. 입력 신호가 저입력신호인 경우, 가변 전압(Vo) 역시 낮은 레벨, 예를 들어 1.8V, 로 설정될 수 있을 것이다.

도 5를 참조하면, 입력 버퍼(100)의 제 1 스테이지(stage 1)는 풀업부(110), 풀다운부(120), 풀업 제어부(130), 제 1 풀업 보호부(140), 제 1 바이어스부(150), 제 2 풀업 보호부(160), 제 3 풀업 보호부(170), 풀다운 제어부(180) 및 제 2 바이어스부(190)를 포함한다.

본 발명의 입력 버퍼(100)는 고입력신호가 입력 신호로서 인가되는 경우, 가변 전압(Vo)을 높은 레벨로 설정한다. 입력 버퍼(100)는 높은 레벨로 설정된 가변 전압(Vo)을 풀업부(110)의 동작 전압으로 사용한다. 가변 전압(Vo)이 풀업부(110)의 동작 전압으로 사용됨에 따라, 입력 버퍼(100)의 인버터단, 즉 풀업부(110) 및 풀다운부(120)의 vtgl은 1/2Vo 레벨에 위치하게 된다. 따라서 입력 버퍼(100)는 고입력신호가 인가되는 경우에도 상술된 특성(specification)을 만족시킬 수 있다.

높은 레벨로 설정된 가변 전압(Vo)이 풀업부(110)의 동작 전압으로 사용될 때, 고입력신호가 로직 로우 상태인 경우 풀업부(110)의 게이트-소스 간의 전압 차는 풀업부(110)에 포함된 트랜지스터의 규정된 한계 전압보다 커질 수 있다. 입력 버퍼(100)는 풀업부(110)를 보호하기 위하여, 로직 로우 상태인 입력 신호를 풀업부(110)의 게이트에 직접(directly) 전달하지 않는다. 대신, 입력 버퍼(110)는 제 1 바이어스부(150) 및 제 1 풀업 보호부(140)를 이용하여 풀업부(110)에 풀업부(110)를 턴 온 시킬 정도의 낮은 전압을 제공한다. 그러나 상기 제공된 전압은 풀업부(110)의 게이트-드레인 간 전압 차이를 풀업부(110)가 저항할 수 있는 정도로는 높은 전압이다. 따라서 입력 버퍼(100)는 고입력신호가 로직 로우 상태인 경우에도 안정성 및 수명을 확보할 수 있다.

이하 도 6 내지 8을 참조하여 제 1 스테이지(stage 1)의 동작을 더 자세히 설명한다.

도 6은 입력 신호가 로직 로우(Logic Low) 상태일 때의 입력 버퍼(100)의 동작을 설명하기 위한 도면이다.

1. 입력 신호가 고입력신호인 경우

입력 신호가 고입력신호이면, 고입력신호에 대응하여 가변 전압(Vo)은 높은 레벨, 예를 들어 3.3V로 설정된다.

입력 신호가 로직 로우(Logic Low) 상태이면, 게이트가 입력 신호와 타이(tie)된 트랜지스터(P2)가 턴 온 된다. 트랜지스터(P1)는 턴 오프 된다. 트랜지스터(P2)가 턴 온 됨에 따라, 노드(A)의 레벨은 입력 신호보다 약간 높은 레벨(VIN+Vtp2)로 증가된다. Vtp2는 PMOS 트랜지스터(P2)의 문턱 전압이다.

한편, 제 1 바이어스부(150)는 가변 전압(Vo)의 레벨에 따라 선택적으로 미리 지정된 전압 레벨들 중 하나의 레벨의 전압을 제공한다. 예를 들어, 제 1 바이어스부(150)는 저전원전압(Vp), 코어전압(Vq) 및 접지 전압 중 하나의 전압을 선택적으로 트랜지스터(P4)의 드레인에 제공한다.

도 7은 도 5 및 도 6의 제 1 바이어스부(150)의 일실시예를 도시하는 회로도이다. 도 7을 참조하면, 제 1 바이어스부(150)는 전압 선택을 위한 트랜지스터들(P12, P13, N16)을 포함한다.

트랜지스터들(P12, P13, N16)은 보조 전압들(Vo2, Vo4, Vo5)에 의하여 선택적으로 턴 온 된다. 도 2 및 도 3에 설명된 보조 전압들(Vo2, Vo4, Vo5)을 참조하면, 트랜지스터들(P12, P13, N16)은 가변 전압(Vo)의 레벨에 따라 선택적으로 턴 온 될 것이다.

예를 들어, 가변 전압(Vo)이 높은 전압, 즉 3.3V이면, 트랜지스터(P12)만 턴 온 된다. 트랜지스터(P12)가 턴 온 되면 트랜지스터(P4)의 드레인에 저전원전압(Vp)이 제공된다. 마찬가지로, 가변 전압(Vo)이 중간 전압, 즉 2.5V이면, 트랜지스터(P13)만 턴 온 된다. 트랜지스터(P13)가 턴 온 되면 트랜지스터(P4)의 드레인에 코어전압(Vq)이 제공된다. 가변 전압(Vo)이 낮은 전압, 즉 1.8V이면, 트랜지스터(N16)만 턴 온 된다. 트랜지스터(N16)가 턴 온 되면 트랜지스터(P4)의 드레인에는 접지 전압이 제공된다.

상술된 제 1 바이어스부(150)는 가변 전압(Vo)의 레벨에 따라 선택적으로 저전원전압(Vp), 코어전압(Vq) 및 접지 전압 중 하나의 전압을 트랜지스터(P4)의 드레인에 제공하는 역할을 한다. 도 7에 도시된 제 1 바이어스부(150)는 예시적인 것으로, 본 발명의 제 1 바이어스부가 이에 한정되는 것은 아니다. 예를 들어, 제 1 바이어스부는 가변 전압(Vo)의 레벨에 응답하여 선택된 레벨의 전압을 제공하는 외부 바이어스 회로일 수 있다.

다시 도 6으로 돌아가면, 게이트가 노드(SP)와 연결된 트랜지스터(N4)는 노드(B)의 전압을 (노드(SP)의 전압 - Vtn4)이 되도록 한다. Vtn4는 NMOS 트랜지스터(N4)의 문턱 전압이다. 정리하면, 제 1 풀업 보호부(140)는, 입력 신호가 로직 로우 상태일 때, 풀업 제어부(130)의 제어에 응답하여 노드(B)의 전압이 (노드(SP)의 전압 - Vtn)이 되도록 한다.

풀업부(110)에서, 트랜지스터(P6)의 게이트는 노드(B)와 연결되므로 트랜지스터(P6)는 턴 온 된다. 트랜지스터(P6)가 턴 온 됨에 따라 노드(E)의 전압은 가변 전압(Vo) 레벨로 상승될 것이다.

트랜지스터(P6)의 드레인에 공급되는 가변 전압(Vo)은 트랜지스터(P6)에 규정된 한계 전압보다 높은 전압일 수 있다. 그러나 상술된 바와 같이, 노드(B)의 전압은, 제 1 풀업 보호부(140)에 의하여, 접지 전압보다 높은 (노드(SP)의 전압 - Vtn)으로 상승된다.

노드(B)의 전압은 트랜지스터(P6)를 턴 온 시킬 정도의 낮은 전압이다. 그러나 노드(B)의 전압은 트랜지스터(P6)의 게이트-드레인 간 전압 차이를 트랜지스터(P6)가 저항할 수 있는 정도로는 높은 전압이다. 따라서 트랜지스터(P6)는 드레인에 높은 전압이 공급되어도 안정성 및 수명을 확보할 수 있다.

정리하면, 제 1 풀업 보호부(140) 및 제 1 바이어스부(150)는 입력 신호로서 고입력신호가 입력될 때, 입력 신호가 로우 레벨일 때에도 풀업부(110)의 소자의 안정성에 문제가 생기지 않도록 풀업부(110)를 보호한다. 제 1 풀업 보호부(140) 및 제 1 바이어스부(150)는 로우 레벨 신호를 그대로 풀업부(110)에 인가하는 것이 아니라 (노드(SP)의 전압 - Vtn) 레벨로 상승된 전압을 인가하여 풀업부(110)를 보호한다.

또, 제 2 풀업 보호부(160)에서, 트랜지스터(P6)가 턴 온 되면, 트랜지스터(P7)의 게이트는 제 1 보조 전압(Vo1)을 입력받으므로 트랜지스터(P7)는 턴 온 된다. 제 1 보조 전압(Vo1)은 트랜지스터(P7)를 턴 온 시킬 정도의 낮은 전압이다. 그러나 제 1 보조 전압(Vo1)은 트랜지스터(P7)의 게이트-드레인 간 전압 차이를 트랜지스터(P7)가 저항할 수 있는 정도로는 높은 전압이다. 따라서 트랜지스터(P7)는 드레인에 높은 전압, 즉 가변 전압(Vo)이 공급되어도 안정성 및 수명을 확보할 수 있다. 트랜지스터(P7)가 턴 온 됨에 따라 노드(F)의 전압은 가변 전압(Vo) 레벨로 상승될 것이다. 제 2 풀업 보호부(160)의 역할은 도 7을 참조하여 더 자세히 설명될 것이다.

한편, 노드(F)의 전압이 가변 전압(Vo) 레벨로 상승되어도 풀 다운부(120)의 트랜지스터(N5)가 턴 온 되어 고전압을 차단하므로 트랜지스터(N6)의 안정성은 유지될 것이다.

이때, 트랜지스터(N3)은 턴 오프 되어 노드(A)와 노드(B)가 연결되지 않도록 한다. 그러나, 트랜지스터(P2)에 의하여 노드(A)는 접지 레벨 보다 조금 높은 전압을 가지므로, 트랜지스터(N3)는 부분적으로 턴 온 될 수 있다. 트랜지스터(N3)가 턴 온 되면 노드(B)로부터 노드(A) 및 입력 패드로 누설 전류가 흐를 수 있다.

풀업 제어부(130)는, 트랜지스터(N3)의 턴 온 동작을 방지하기 위하여, 트랜지스터(N17)를 포함한다. 트랜지스터(N17)의 게이트는 제 2 바이어스 회로(190)로부터 방전 신호(NLC)를 제공받는다. 방전 신호(NLC)는 입력 신호(VIN)가 로직 로우 상태이면 저전원전압(Vp), 로직 하이 상태이면 접지 레벨을 가진다.

입력 신호(VIN)가 로직 로우 상태이면, 트랜지스터(N17)는 방전 신호(NLC)에 응답하여 턴 온 된다. 턴 온된 트랜지스터(N17)는 트랜지스터(N3)의 게이트를 풀 다운 하여 트랜지스터(N3)가 완전히 턴 오프 되도록 한다. 트랜지스터(N17)는 입력 신호(VIN)가 로직 하이 상태이면 턴 오프 되므로, 입력 신호(VIN)의 로직 로우 및 로직 하이 상태 양쪽에서 누설 전류가 차단될 수 있다.

상술된 바와 같이, 본 발명의 제 1 스테이지(stage 1)는 입력 신호가 고입력신호 혹은 중입력신호인 경우, 입력 신호가 로직 로우 상태일때 로직 하이 상태의 출력 전압을 안정성 및 신뢰성의 문제 없이 출력단, 즉 노드(F)에 제공할 수 있다. 또한 본 발명의 제 1 스테이지(stage 1)는 방전 회로를 구비하여 누설 전류를 차단할 수 있다.

2. 입력 신호가 저입력신호인 경우

입력 신호(VIN)가 저입력신호이면, 저입력신호에 대응하여 가변 전압(Vo)은 낮은 레벨, 예를 들어 1.8V로 설정된다.

입력 신호(VIN)가 저입력신호일 때 제 3 풀업 보호부(170)의 트랜지스터(N14)는 턴 온 된다. 트랜지스터(N14)가 턴 온 되면 제 3 풀업 보호부(170)의 트랜지스터들(N13~N15)는 모두 턴 온 되고, 입력 신호(VIN)는 노드(B)로 전달된다.

풀업부(110)의 동작 전압은 낮은 레벨의 가변 전압(Vo)이므로, 풀업부(110)는 안정성 및 신뢰성의 문제 없이 노드(F)에 로직 하이 레벨의 출력 전압을 제공할 것이다. 트랜지스터(N14)는 입력신호(VIN)가 고입력신호 및 중입력신호인 때는 턴 오프 되므로, 입력신호(VIN)가 저입력신호가 아닌 경우에는 입력 신호(VIN)가 직접 풀업부(110)로 인가되는 제 3 풀업 보호부(170)는 차단될 것이다.

상술된 바와 같이, 본 발명의 제 1 스테이지(stage 1)는 입력 신호가 저입력신호인 경우에도, 입력 신호가 로직 로우 상태일때 로직 하이 상태의 출력 전압을 안정성 및 신뢰성의 문제 없이 출력단, 즉 노드(F)에 제공할 수 있다.

도 8은 입력 신호가 로직 하이(Logic High) 상태일 때의 입력 버퍼(100)의 동작을 설명하기 위한 도면이다. 입력 신호(VIN)가 로직 로우(Logic low) 상태에서 로직 하이(Logic High) 상태로 변화되면, 풀다운 제어부(180)의 트랜지스터(N1)는 턴 온 된다. 트랜지스터(N1)는 높은 레벨의 입력 신호(VIN)가 직접 풀다운부(120)로 전달되는 것을 방지한다. 트랜지스터(N1)가 턴 온 됨에 따라 노드(C)의 전압은 저전원전압(Vp)-Vtn1 레벨까지 증가된다. Vtnl은 트랜지스터(N1)의 문턱 전압이다.

노드(C)의 전압이 증가되면, 풀다운부(120)의 트랜지스터(N6)는 턴 온 된다.트랜지스터(N6)가 턴온 되면, 저전원전압(Vp)이 게이트에 공급되는 트랜지스터(N5)도 턴 온 된다. 트랜지스터들(N5, N6)이 턴 온 됨에 따라, 노드(F)의 레벨은 접지 전압 레벨로 감소된다.

한편, 입력 신호(VIN)가 로직 로우(Logic low) 상태에서 로직 하이(Logic High) 상태로 변화되면, 트랜지스터(P1)가 턴 온 된다.

트랜지스터(P1)가 턴 온 됨에 따라 노드(A)의 전압은 입력 신호(VIN) 레벨로 증가된다. 노드(A)의 전압 레벨이 증가됨에 따라 노드(A)와 게이트가 연결된 트랜지스터(P4)는 턴 오프 되므로, 노드(B)에는 제 1 바이어스부(150)에서 생성된 바이어스 전압이 공급되지 않는다.

또한 노드(A)의 전압 레벨이 증가됨에 따라 트랜지스터(N3)의 게이트에 입력 신호(VIN) 레벨의 고전압이 인가되는 것을 방지하기 위하여, 트랜지스터(N2)가 턴 온 된다. 트랜지스터(N2)는 트랜지스터(N3)의 게이트에 저전원전압(Vp)-Vtn2 레벨의 전압이 인가되게 한다. Vtn2는 트랜지스터(N2)의 문턱 전압이다.

한편, 입력 신호(VIN)가 로직 하이 상태이면, 게이트가 제 1 보조 전압(Vo1)과 연결된 트랜지스터(P3)는 턴 온 된다. 트랜지스터(P3)가 턴 온 됨에 따라 노드(B)의 전압은 입력 신호(VIN) 레벨로 증가된다. 노드(B)의 전압이 증가되면, 풀업부(110)의 트랜지스터(P6)는 턴 오프 된다. 트랜지스터(P6)의 드레인에는 높은 레벨의 가변 전압(Vo)이 제공된다. 따라서 트랜지스터(P6)는 게이트에 입력 신호(VIN) 레벨의 고전압이 인가되어도, 안정성 및 수명을 확보할 수 있다.

또한 풀업부(110)를 보호하기 위하여, 제 2 풀업 보호부(160)의 트랜지스터(P7)가 턴 온 된다. 트랜지스터(P7)가 턴 온 됨에 따라 노드(E)의 전압은 접지 전압보다 높은 제 1 바이어스 전압(Vo1) + Vtp7 레벨로 증가된다. Vtp7은 트랜지스터(P7)의 문턱 전압이다. 노드(E)에 접지 레벨보다 높은 전압이 인가되므로, 게이트에 높은 레벨의 입력 신호(VIN)가 인가되어도 트랜지스터(P6)의 안정성 및 수명이 확보될 수 있다.

상술된 바와 같이, 본 발명의 제 1 스테이지(stage 1)는 입력 신호가 고입력신호인 경우에도, 입력 신호가 로직 하이 상태일때 로직 로우 상태의 출력 전압을 안정성 및 신뢰성의 문제 없이 출력단, 즉 노드(F)에 제공할 수 있다.

상술된 바와 같이, 도 6 내지 8을 참조하면, 입력 버퍼(100)의 제 1 스테이지(stage 1)는 어떤 입력 신호에 대하여도 출력 전압을 안정성 및 신뢰성의 문제 없이 출력단, 즉 노드(F)에 제공할 수 있다.

입력 버퍼(100)의 제 2 스테이지(stage 2)는 제 1 스테이지의 출력단, 즉 노드(F)의 전압을 입력 신호로서 제공받는다. 도 1에서 설명된 바와 같이, 제 2 스테이지(stage 2)는 저전원전압(Vp)으로 동작된다. 도 1에서 설명된 바와 같이, 제 2 스테이지(stage 2)는 높은 레벨의 입력 신호가 입력되어도, 트랜지스터(N8)가 턴 온 되어 낮은 전압을 제공하므로 안정적으로 동작할 수 있다. 이하 도 9를 참조하여 제 1 스테이지(stage 1) 및 제 2 스테이지(stage 2)의 전체 동작에 관련하여 설명한다.

도 9는 입력 신호가 고입력신호일때 입력 신호, 제 1 스테이지 및 제 2 스테이지의 입출력 전압 범위를 도시하는 도면이다.

도 9를 참조하면, 입력 신호(VIN)는 로직 하이 상태일때 높은 전압(VD) 레벨, 예를 들어 3.3V, 을 가진다. 한편, 제 1 스테이지(stage 1)은 고입력신호가 입력될 때 높은 레벨, 예를 들어 VD,의 가변 전압으로 동작된다.

회로의 신뢰성을 위하여, 입력 버퍼(100)의 하한 로직 하이 입력 전압(이하 VIH) 및 상한 로직 로우 입력 전압(VIL)은 0.7VD 및 0.3VD 레벨 수준을 만족하여야 한다. 본 실시예에서, 제 1 스테이지(stage 1)의 동작 전압은 높은 레벨을 가지므로, 제 1 스테이지(stage 1)의 토글 전압(Vtgl)은 VIH 및 VIL 사이에 위치할 수 있다.

제 1 스테이지(stage 1)는 입력 패드에 로직 로우 상태의 신호가 입력되면, 로직 하이 상태의 신호를 출력한다. 제 1 스테이지(stage 1)가 출력하는 로직 하이 상태의 신호는 하한 로직 하이 출력 전압(이하 VOH1) 이상의 값을 가진다. 제 1 스테이지(stage 1)는 입력 패드에 로직 하이 상태의 신호가 입력되면, 로직 로우 상태의 신호를 출력한다. 제 1 스테이지(stage 1)가 출력하는 로직 로우 상태의 신호는 상한 로직 로우 출력 전압(이하 VOL1) 이하의 값을 가진다.

제 2 스테이지(stage 2)는 저전원전압(Vp)으로 동작된다. 제 2 스테이지(stage 2)의 토글 전압(이하 Vtgl2)은 0.5Vp 레벨을 가질 것이다.

제 1 스테이지(stage 1)가 로직 하이 상태의 신호를 출력할 때, 제 2 스테이지(stage 2)는 트랜지스터(도 5 내지 도 7 참조, N8)를 이용하여 저전원전압(Vp)보다 낮은 레벨의 전압을 풀다운부(도 5 내지 도 7 참조, N12)에 전달한다. 따라서 제 2 스테이지(stage 2)는 높은 레벨의 입력 신호가 입력되어도 안정적으로 동작할 수 있다.

한편, 상술된 바와 같이, 제 1 스테이지(stage 1)가 로직 로우 상태의 신호를 출력할 때, 제 1 스테이지(stage 1)가 출력하는 로직 로우 상태의 신호는 VOL1 이하의 값을 가진다. 도시된 바와 같이 VOL1은 제 2 스테이지(stage 2)의 토글 전압(Vtgl2)보다 낮은 값을 가지므로, 제 2 스테이지(stage 2)는 제 1 스테이지(stage 1)로부터 로직 로우 상태의 신호가 입력되어도 신뢰성 있게 동작할 수 있다.

또한 도시된 바와 같이 입력 버퍼(100) 전체의 토글 전압(이하 Vtgl)은 0.5VD와 0.5Vp 사이에 위치하게 된다. 따라서 입력 버퍼(100)의 Vtgl은 입력 버퍼의 VIH 및 VIL 사이에 위치할 수 있다.

상술한 저전압 소자 입력 버퍼(100)는 제 1 스테이지(stage 1) 및 제 2 스테이지(stage)를 이용하여, 고입력신호가 입력되는 때에도 안정성 및 신뢰성의 문제 없이 동작할 수 있다.

도 10은 본 발명의 다른 실시예에 의한 입력 버퍼(200)를 도시하는 회로도이다. 도 10을 참조하면, 도 10의 입력 버퍼(200)는 풀업부(210), 풀다운부(220), 풀업 제어부(230), 제 1 풀업 보호부(240), 제 1 바이어스부(250), 제 2 풀업 보호부(260), 제 3 풀업 보호부(270), 풀다운 제어부(280), 제 2 바이어스부(290), 낮은 문턱 전압 조절부(Low Threshold Voltage Modulating Unit, 310) 및 높은 문턱 전압 조절부(High Threshold Voltage Modulating Unit, 320)를 포함한다.

도 10의 입력 버퍼(200)의 풀업 제어부(230), 제 1 풀업 보호부(240), 제 1 바이어스부(250), 제 2 풀업 보호부(260), 제 3 풀업 보호부(270), 풀다운 제어부(280) 및 제 2 바이어스부(290)는 도 1의 풀업 제어부(130), 제 1 풀업 보호부(140), 제 1 바이어스부(150), 제 2 풀업 보호부(160), 제 3 풀업 보호부(170), 풀다운 제어부(180) 및 제 2 바이어스부(190)과 그 구성 및 동작이 동일하다. 따라서 풀업부(210), 풀다운부(220), 낮은 문턱 전압 조절부(Low Threshold Voltage Modulating Unit, 310) 및 높은 문턱 전압 조절부(High Threshold Voltage Modulating Unit, 320)에 관하여만 자세히 설명한다.

입력 버퍼(200)는 낮은 문턱 전압 조절부(310) 및 높은 문턱 전압 조절부(320)를 이용하여 슈미트 트리거 회로(Schmitt Trigger Circuit)와 같이 동작한다. 입력 버퍼(200)는 낮은 문턱 전압(Low Threshold Voltage, 이하 Vspl) 및 높은 문턱 전압(High Threshold Voltage, 이하 Vsph)을 조절하여 노이즈 마진을 증가시킬 수 있다.

본 발명에서 Vspl 및 Vsph는 제 1 스테이지(stage 1)의 문턱 전압이다. 제 1 스테이지(stage 1)의 출력단, 즉 노드(F)가 로직 로우 상태일 때, 노드(F)는 입력 신호(VIN)의 전압 레벨이 Vsph에 도달할 때 까지 로직 로우 상태의 전압을 유지할 것이다. 노드(F)는 입력 신호(VIN)의 전압 레벨이 Vsph 이상이 되면 로직 하이 상태로 전환될 것이다.

또한 제 1 스테이지(stage 1)의 출력단, 즉 노드(F)가 로직 하이 상태일 때, 노드(F)는 입력 신호(VIN)의 전압 레벨이 Vspl에 도달할 때 까지 로직 하이 상태의 전압을 유지할 것이다. 노드(F)는 입력 신호(VIN)의 전압 레벨이 Vspl 이하가 되면 로직 로우 상태로 전환될 것이다.

낮은 문턱 전압 조절부(310)는 입력 버퍼(200)의 Vspl을 조절할 수 있다. 낮은 문턱 전압 조절부(310)는 하한 제어 신호(LCTRL)에 응답하여 동작한다. 하한 제어 신호(LCTRL)는 입력 신호(VIN)의 로직 하이 상태 레벨에 따라 활성화된다.

도 9를 참조하여 설명된 바와 같이, 입력 버퍼(200)의 Vtgl은 수학식 2의 식을 만족한다.

수학식 2에서 나타난 바와 같이, 입력 버퍼(200)의 Vtgl은 스테이지 1(stage 1)의 동작 전압인 가변 전압(Vo)의 전압 레벨에 의하여 변화된다. 따라서 입력 신호(VIN)가 고입력신호인 경우, 가변 전압(Vo)이 높은 레벨의 전압으로 설정되므로 Vspl을 조절하지 않아도 입력 버퍼(200)는 충분한 노이즈 마진을 가질 수 있다.

한편, 입력 신호(VIN)가 저전압 신호인 경우, 입력 버퍼(200)의 Vtgl은 0.5Vp 레벨에 위치한다. 입력 버퍼(200)는 작은 노이즈 마진을 가지므로, 입력 버퍼(200)의 노이즈 특성을 개선하기 위하여, Vspl을 낮출 것이 요구된다.

낮은 문턱 전압 조절부(310)는 풀업부(210)와 연결되는 피드백 회로이다. 하한 제어 신호(LCTRL)는 입력 신호(VIN)가 저전압신호인 때 활성화된다. 낮은 문턱 전압 조절부(310)는 입력 신호(VIN)가 저전압신호인 때 선택적으로 활성화되어 입력 버퍼(200)의 Vspl을 낮춘다. 이하 도면을 참조하여 더 자세히 설명한다.

하한 제어 신호(LCTRL)가 활성화되면, 트랜지스터(N18)가 턴 온 된다. 트랜지스터(N18)의 소스는 접지 전압과 연결되어 있으므로, 트랜지스터(N18)는 트랜지스터(P15)를 풀 다운한다.

도 5 내지 8에서 설명된 바와 같이, 입력 신호(VIN)가 로직 하이 상태일때, 노드(F) 및 노드(G)는 로직 로우 상태가 된다. 노드 (G)가 로직 로우 상태이면, 트랜지스터(P15)가 턴 온 된다. 입력 신호(VIN)가 로직 하이 상태에서 로직 로우 상태로 전환될 때, 낮은 문턱 전압 조절부(310)의 피드백에 의하여 노드(H)의 전압이 낮은 상태로 유지된다. 따라서 입력 버퍼(200)의 Vspl은 낮아질 것이다.

트랜지스터(N19)는 입력 신호(VIN)가 고입력신호일때 낮은 문턱 전압 조절부(310)를 보호한다. 노드(H)가 높은 전압 레벨, 예를 들어 3.3V,을 가져도 트랜지스터(N19)에 의하여, 트랜지스터(P15)의 소스에는 저전원전압(Vp)-Vtn19 레벨의 전압이 전달될 것이다. Vtn19는 트랜지스터(N19)의 문턱 전압이다.

높은 문턱 전압 조절부(320)는 입력 버퍼(200)의 Vsph을 조절할 수 있다. 높은 문턱 전압 조절부(320)는 풀다운부(220)와 연결되는 피드백 회로이다. 이하 도면을 참조하여 더 자세히 설명한다.

입력 신호(VIN)가 로직 로우 상태일때, 노드(F) 및 노드(G)는 로직 하이 상태가 된다. 노드 (G)가 로직 하이 상태이면, 트랜지스터(N20)가 턴 온 된다.

트랜지스터(P16)는 상한 제어 신호(HCTRL)에 응답하여 턴 온 된다. 상한 제어 신호(HCTRL)는 입력 신호(VIN)의 로직 하이 상태 레벨에 응답하여 결정될 수 있다.

트랜지스터(P16)의 소스는 저전원전압(Vp)과 연결되어 있으므로, 트랜지스터(P16)는 트랜지스터(N20)를 풀 업 한다. 입력 신호(VIN)가 로직 로우 상태에서 로직 하이 상태로 전환될 때, 높은 문턱 전압 조절부(320)의 피드백에 의하여 노드(I)의 전압이 높은 상태로 유지된다. 따라서 입력 버퍼(200)의 Vsph는 낮아질 것이다.

상술된 입력 버퍼(200)는 입력 신호가 고입력신호인 경우에도 가변 전압(Vo)을 이용하여 Vtgl 조건을 만족할 수 있다. 또한 입력 버퍼(200)는 낮은 문턱 전압(Low Threshold Voltage, 이하 Vspl) 및 높은 문턱 전압(High Threshold Voltage, 이하 Vsph)을 조절하여 노이즈 마진을 증가시킬 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 제 1 스테이지 및 제 2 스테이지의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.

110: 풀업부
120: 풀다운부
130: 풀업 제어부
140: 제 1 풀업 보호부
150: 제 1 바이어스부
160: 제 2 풀업 보호부
170: 제 3 풀업 보호부
180: 풀다운 제어부
190: 제 2 바이어스부

Claims

제 1 전원 전압 이상의 가변 전압을 동작 전압으로서 수신하여, 입력 신호에 응답하여 제 1 출력 신호를 생성하는 제 1 스테이지; 및
제 1 전원 전압을 동작 전압으로서 수신하여, 상기 제 1 출력 신호에 응답하여 제 2 출력 신호를 입력 버퍼링 출력으로서 출력하는 제 2 스테이지를 포함하며,
상기 제 1 스테이지는,
풀업 입력 신호에 응답하여 풀업 출력 신호를 생성하는 풀업부;
상기 입력 신호에 응답하여 풀다운 출력 신호를 생성하는 풀다운부;
상기 풀업 및 풀다운 출력 신호에 응답하여 상기 제 1 출력 신호를 생성하는 출력부; 및
상기 입력 신호에 응답하여 상기 풀업 입력 신호를 상기 풀업부에 제공하는 제 1 풀업 보호부를 포함하고,
상기 가변 전압은 상기 입력 신호의 제 1 상태 전압의 레벨에 따라 미리 지정된 복수의 레벨들 중 선택된 하나의 레벨이고,
상기 제 1 풀업 보호부는, 상기 입력 신호가 로직 로우 상태이면, 상기 가변 전압의 레벨에 응답하여 가변되는 풀업 바이어스 전압을 상기 풀업 입력 신호로서 상기 풀업부에 제공하는 입력 버퍼.
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제 1항에 있어서,
상기 풀업부는 상기 풀업 바이어스 전압이 상기 풀업 입력 신호로서 제공되면 상기 가변 전압을 상기 풀업 출력 신호로서 생성하는 입력 버퍼.
제 1항에 있어서,
상기 제 1 스테이지는 상기 풀업 바이어스 전압을 생성하는 제 1 바이어스 회로를 더 포함하고,
상기 제 1 바이어스 회로는 제 1 제어 신호에 응답하여 상기 제 1 전원 전압을 상기 풀업 바이어스 전압으로 제공하는 제 1 스위치; 및
제 2 제어 신호에 응답하여 접지 전압을 상기 풀업 바이어스 전압으로 제공하는 제 2 스위치를 포함하며,
상기 제 1 및 제 2 제어 신호는 상기 가변 전압의 레벨에 응답하여 선택적으로 활성화되는 입력 버퍼.
제 1항에 있어서,
상기 제 1 풀업 보호부는 상기 입력 신호의 로직 하이 상태 전압이 상기 제 1 전원 전압이면, 상기 입력 신호가 로직 로우 상태일 때, 상기 풀업 바이어스 전압 대신 상기 입력 신호를 풀업 입력 신호로서 상기 풀업부에 제공하는 입력 버퍼.
제 6항에 있어서,
상기 풀업부의 출력단에 연결되는 제 2 풀업 보호부를 더 포함하고,
상기 풀다운부는 상기 입력 신호가 로직 하이 상태이면 접지 전압을 풀다운 출력 신호로 생성하며,
상기 제 2 풀업 보호부는 상기 제 1 출력 신호가 접지 전압일 때 턴 온 되어 상기 풀업부의 출력단 전압을 상승시키는 입력 버퍼.
제 6항에 있어서,
상기 풀다운부의 입력단에 연결되는 풀다운 보호부를 더 포함하고,
상기 풀다운 보호부는 상기 입력 신호가 로직 하이 상태이면 상기 입력 신호의 레벨을 미리 지정된 레벨으로 제한하는 입력 버퍼.
제 6항에 있어서,
상기 제 2 스테이지는
상기 풀업부와 연결되어 상기 입력 버퍼의 낮은 문턱 전압을 조절하는 낮은 문턱 전압 조절부; 및
상기 풀다운부와 연결되어 상기 입력 버퍼의 높은 문턱 전압을 조절하는 높은 문턱 전압 조절부를 포함하고,
상기 낮은 문턱 전압 조절부는 상기 입력 신호의 로직 하이 상태 레벨이 상기 제 1 전원 전압일 때 활성화되는 입력 버퍼.
제 1 전원 전압용 반도체 회로소자로 구성되고, 상기 제 1 전원 전압 이상의 가변 전압을 동작 전압으로서 수신하며, 풀업 입력 신호에 응답하여 풀업 출력 신호를 생성하는 풀업부;
상기 제 1 전원 전압용 반도체 회로소자로 구성되고, 입력 신호에 응답하여 풀다운 출력 신호를 생성하는 풀다운부;
상기 풀업 및 풀다운 출력 신호에 응답하여 제 1 출력 신호를 생성하는 출력부;
상기 입력 신호에 응답하여 풀업 제어 신호를 생성하는 풀업 제어부; 및
상기 풀업 제어 신호에 응답하여 풀업 입력 신호를 상기 풀업부에 제공하는 풀업 보호부를 포함하며,
상기 풀업 보호부는 소스 단자로 풀업 바이어스 전압을 제공받고, 게이트 단자에 제공되는 상기 풀업 제어 신호에 응답하여 드레인 단자로 상기 풀업 바이어스 전압을 출력하는 제 1 풀업 보호 트랜지스터; 및
드레인 단자가 상기 제 1 풀업 보호 트랜지스터의 드레인 단자와 연결되고, 게이트 단자로 상기 풀업 바이어스 전압을 제공받으며, 소스 단자로 상기 풀업 입력 신호를 출력하는 제 2 풀업 보호 트랜지스터를 포함하고,
상기 풀업부는 소스 단자로 가변 전압을 제공받고, 게이트 단자로 상기 풀업 입력 신호를 제공받으며, 드레인 단자로 상기 풀업 출력 신호를 출력하는 풀업 트랜지스터를 포함하고,
상기 가변 전압은 상기 입력 신호의 제 1 상태 전압의 레벨에 따라 미리 지정된 복수의 레벨들 중 선택된 하나의 레벨인 입력 버퍼.