CN114079455A

CN114079455A - 高速电平移位器

Info

Publication number: CN114079455A
Application number: CN202110931236.7A
Authority: CN
Inventors: 尹章铉
Original assignee: Silicon Works Co Ltd
Current assignee: LX Semicon Co Ltd
Priority date: 2020-08-14
Filing date: 2021-08-13
Publication date: 2022-02-22
Also published as: KR20220021638A; US20220052674A1

Abstract

公开了将低电压转换为高电压的高速电平移位器。高速电平移位器包括：输出电路，配置为响应于低电压范围的输入信号输出高电压范围的输出信号；输入电路，工作在低电压范围内，并且配置为响应于输入信号来控制输出信号通过输出端子的输出；以及连接电路，配置为降低从输出电路施加到输入电路的电压。

Description

高速电平移位器

技术领域

各种实施方式一般地涉及高速电平移位器，并且更具体地，涉及将低电压转换为高电压的高速电平移位器。

背景技术

最近，家用电器配置为包括用于电子控制的微控制单元。

微控制单元配置为与家用电器的各种外部组件电连接，并执行必要的控制。例如，微控制单元配置为从诸如传感器的信号源接收信号，对所接收的信号执行数字信号处理，并将数字信号处理结果输出到外部。

微控制单元可以设计成使用低电压用于低功耗。

在微控制单元中进行数字信号处理的信号可以限定为逻辑信号，并且可以使用低电压来驱动该逻辑信号。例如，逻辑信号可以具有低电压范围，其使用作为低电压的1.2V的驱动电压。

不同于微控制单元，与微控制单元电连接的外部部件可以配置成使用高电压操作。高电压可以例示为5V，并且外部部件可以配置为使用5V的驱动电压接收高电压范围的信号。

出于该原因，为了与外部部件连接，微控制单元需要将逻辑信号从低电压范围转换到高电压范围并输出输出信号。

为此，可以在微控制单元中配置能够将逻辑信号从低电压范围转换到高电压范围的电平移位器。

通常，电平移位器输出具有与输入信号的电流成比例的电流量的输出信号，并且使用工作在高电压范围内的高电压晶体管来配置。

电平移位器需要具有足够的输入电流量的输入信号来驱动高电压晶体管以用于正常输出和高速操作。

微控制单元中的逻辑信号具有如上所述的低电压范围。因此，逻辑信号可能不具有足够的电流量用于电平移位器的正常输出和高速操作。

因此，电平移位器可能存在这样的问题，即电平移位器可能由于低电压范围的逻辑信号的输入而出现故障，或者由于逻辑信号的电流量不足而难以执行高速操作并且操作速度受到限制。

发明内容

各种实施方式涉及高速电平移位器，当诸如微控制单元的电子设备在响应于低电压范围的逻辑信号输出高电压范围的输出信号时，该高速电平移位器可以防止出现故障并且能够进行高速操作。

此外，各种实施方式涉及高速电平移位器，该高速电平移位器可以通过使用低功率晶体管来防止出现故障，并且能够在通过使用低电压范围的输入信号输出高电压范围的输出信号时进行高速操作，并且可以防止低功率晶体管被高电压损坏。

在实施方式中，高速电平移位器可以包括：输出电路，配置为响应于低电压范围的输入信号输出高电压范围的输出信号；输入电路，配置为响应于输入信号来控制输出信号的输出；以及连接电路，连接输出电路和输入电路，其中，输出电路工作在高电压范围内，其中，输入电路工作在低电压范围内，并且其中，连接电路降低从输出电路施加到输入电路的电压。

当诸如微控制单元的电子设备响应于低电压范围的输入信号输出高电压范围的输出信号时，根据本公开的实施方式的高速电平移位器可以防止出现故障并且能够进行高速操作以输出高电压范围的输出信号。

此外，根据本公开的实施方式的高速电平移位器可以防止配置为接收低电压范围的输入信号的低电压晶体管被损坏，并且可以保护低电压晶体管的漏极电压不受高电压的影响，这使得可以实现改进的可靠性并确保操作稳定性。

因此，使用根据本公开的实施方式的高速电平移位器的显示驱动设备可以以低功率驱动其中配置有输出缓冲器的每个输出通道，这使得可以降低芯片单元中的功耗。

附图说明

图1是示出根据本公开的实施方式的高速电平移位器的电路图。

图2是示出根据本公开的另一实施方式的高速电平移位器的电路图。

图3是示出根据本公开的又一实施方式的高速电平移位器的电路图。

具体实施方式

本公开公开了配置在执行数字信号处理的电子设备(诸如，微控制单元)中的高速电平移位器。

根据本公开的高速电平移位器被实施为响应于低电压范围的输入信号输出高电压范围的输出信号。

本公开的实施方式可以使用工作在低电压范围内的低电压晶体管来充分识别具有小的电流量的低电压范围的输入信号，而不会出现故障。

此外，本公开的实施方式可以包括用于防止低电压晶体管被用于驱动输出信号的高电压范围的输出驱动电压损坏的配置。此外，本公开的实施方式可以包括用于实现用于保护低电压晶体管的漏极电压的钳位功能的配置。

为了描述本公开的实施方式，低电压范围可以例示为0V至1.2V，并且低电压范围的驱动电压可以理解为1.2V。在实施方式的描述中，低电压范围的驱动电压被称为输入驱动电压。工作在低电压范围内的晶体管被称为低电压晶体管。

为了描述本公开的实施方式，高电压范围可以例示为0V至5V，并且高电压范围的驱动电压可以理解为5V。在实施方式的描述中，高电压范围的驱动电压被称为输出驱动电压。工作在高电压范围内的晶体管被称为高电压晶体管。

为了描述本公开的实施方式，中等电压范围可以例示为0V至3V，并且工作在中等电压范围内的晶体管被称为中等电压晶体管。

此外，为了描述本公开的实施方式，低电压晶体管的阈值电压可以例示为具有0.2V至0.3V的电平，并且高电压晶体管的阈值电压可以例示为具有0.6V的电平。

根据本公开的实施方式的中等电压晶体管可以使用这样的晶体管，该晶体管的阈值电压具有基本上0V的电平并且充当将5V的输出驱动电压划分为3V的负载。为此，中等电压晶体管例如可以使用本征晶体管。

此外，为了描述本公开的实施方式，用于低电压范围和高电压范围的接地电压可以例示为0V，但是可以根据制造商的意图而不同地设置。

参照图1，根据本公开的实施方式的高速电平移位器配置为包括输出电路10、输入电路20和连接电路30。

根据本公开的实施方式的高速电平移位器配置为接收通过串联连接的两级反相器40和42提供的反相的输入信号VA和非反相的输入信号VB。

反相器40配置为包括具有公共漏极的PMOS晶体管Q1和NMOS晶体管Q2。低电压范围的输入驱动电压VDDL被施加到PMOS晶体管Q1的源极，并且低电压范围的接地电压被施加到NMOS晶体管Q2的源极。反相器40的PMOS晶体管Q1和NMOS晶体管Q2是低电压晶体管，共同接收输入信号Vin，并通过公共漏极输出反相的输入信号VA。输入信号Vin可以理解为微控制单元的逻辑信号，并且反相器40通过使低电压范围的输入信号Vin反相来输出低电压范围的反相的输入信号VA。

反相器42配置为包括具有公共漏极的PMOS晶体管Q3和NMOS晶体管Q4。低电压范围的输入驱动电压VDDL被施加到PMOS晶体管Q3的源极，并且低电压范围的接地电压被施加到NMOS晶体管Q4的源极。反相器42的PMOS晶体管Q3和NMOS晶体管Q4是低电压晶体管，共同接收反相器40的输出(即反相的输入信号VA)，并通过公共漏极输出非反相的输入信号VB。换言之，反相器42通过使低电压的反相的输入信号VA反相来输出低电压的非反相的输入信号VB。

从反相器40和42输出的反相的输入信号VA和非反相的输入信号VB被用于驱动高速电平移位器。

参照图1，反相的输入信号VA和非反相的输入信号VB被提供给输出电路10、输入电路20和连接电路30。

输出电路10工作在高电压范围内，并且配置为响应于低电压范围的输入信号通过输出端子输出高电压范围的输出信号。

更详细地，输出电路10配置为包括作为高电压晶体管的PMOS晶体管Q11、Q12、Q13和Q14以及输出端子。输出端子配置为包括并联配置的第一输出端子N1和第二输出端子N2。第一输出端子N1可以理解为输出第一输出信号OHP的节点或端子，并且第二输出端子N2可以理解为输出第二输出信号OHN的节点或端子。

输出驱动电压VDDH被施加到PMOS晶体管Q11和Q13的源极，PMOS晶体管Q12配置为通过PMOS晶体管Q11接收输出驱动电压VDDH，PMOS晶体管Q14配置为通过PMOS晶体管Q13接收输出驱动电压VDDH，PMOS晶体管Q12的漏极连接到输出第一输出信号OHP的第一输出端子N1，并且PMOS晶体管Q14的漏极连接到输出第二输出信号OHN的第二输出端子N2。

PMOS晶体管Q11的栅极连接到第二输出端子N2(即PMOS晶体管Q14的漏极)，并且PMOS晶体管Q13的栅极连接到第一输出端子N1(即PMOS晶体管Q12的漏极)。PMOS晶体管Q12配置为使得非反相的输入信号VB被施加到其栅极，并且PMOS晶体管Q14配置为使得反相的输入信号VA被施加到其栅极。

当输入低电平的非反相的输入信号VB时，PMOS晶体管Q12导通，并且输出电路10输出通过PMOS晶体管Q11、PMOS晶体管Q12和第一输出端子N1传输的输出驱动电压VDDH作为第一输出信号OHP。此时，PMOS晶体管Q11通过第二输出端子N2的具有低电平的第二输出信号OHN保持导通。当输入高电平的非反相的输入信号VB时，PMOS晶体管Q12截止，并且输出电路10的第一输出端子N1的电平被输入电路20控制到低电平。此时，PMOS晶体管Q11通过第二输出端子N2的具有高电平的第二输出信号OHN截止。

当输入低电平的反相的输入信号VA时，PMOS晶体管Q14导通，并且输出电路10输出通过PMOS晶体管Q13、PMOS晶体管Q14和第二输出端子N2传输的输出驱动电压VDDH作为第二输出信号OHN。此时，PMOS晶体管Q13通过第一输出端子N1的具有低电平的第一输出信号OHP保持导通。当输入高电平的反相的输入信号VA时，PMOS晶体管Q14截止，并且输出电路10的第二输出端子N2的电平被输入电路20控制到低电平。此时，PMOS晶体管Q13通过第一输出端子N1的具有高电平的第一输出信号OHP截止。

换言之，输出电路10通过第一输出端子N1输出与非反相的输入信号VB相对应的第一输出信号OHP，并通过第二输出端子N2输出与反相的输入信号VA相对应的第二输出信号OHN。

在以上配置中，PMOS晶体管Q12可以理解为工作在高电压范围内，并通过其栅极的非反相的输入信号VB选择性地将输出驱动电压VDDH传输到第一输出端子N1，而PMOS晶体管Q14可以理解为工作在高电压范围内，并通过其栅极的反相的输入信号VA选择性地将输出驱动电压VDDH传输到第二输出端子N2。

连接电路30配置为将输出电路10的第一输出端子N1和第二输出端子N2连接到输入电路20，并且配置为降低从第一输出端子N1和第二输出端子N2中的每个施加到输入电路20的电压。

为此，连接电路30可以配置为响应于输入信号(即反相的输入信号VA和非反相的输入信号VB)选择性地执行第一输出端子N1和第二输出端子N2到输入电路20的连接。

更详细地，连接电路30可以配置为包括连接晶体管Q15和连接晶体管Q16，连接晶体管Q15将输出电路10的第一输出端子N1(即PMOS晶体管Q12的漏极)连接到输入电路20，连接晶体管Q16将输出电路10的第二输出端子N2(即PMOS晶体管Q14的漏极)连接到输入电路20。连接晶体管Q15可以由NMOS晶体管配置，并且可以配置为使得其源极连接到下文将描述的输入电路20的NMOS晶体管Q17的漏极。连接晶体管Q16可以由NMOS晶体管配置，并且可以配置为使得其源极连接到下文将描述的输入电路20的NMOS晶体管Q18的漏极。

在图1的实施方式中，连接晶体管Q15配置为使得非反相的输入信号VB被施加到其栅极，并且连接晶体管Q16配置为使得反相的输入信号VA被施加到其栅极。即，连接晶体管Q15通过高电平的非反相的输入信号VB导通，并且连接晶体管Q16通过高电平的反相的输入信号VA导通。

连接电路30的连接晶体管Q15和Q16可以由中等电压晶体管配置。因此，连接电路30可以通过施加在具有中等电压晶体管特性的连接晶体管Q15和Q16中的每个的漏极与源极之间的电压来降低从输出电路10的第一输出端子N1或第二输出端子N2施加到输入电路20的电压。

连接电路30的电压降低程度可以由作为中等电压晶体管的连接晶体管Q15和Q16的物理特性来确定。连接电路30可以具有电压降低特性，使得由第一输出信号OHP和第二输出信号OHN施加在输入电路20上的电压可以具有包括在低电压范围内的电平。

通过以上描述，可以理解的是，连接电路30的连接晶体管Q15和Q16工作在中等电压范围内，该中等电压范围低于高电压范围并且高于低电压范围。然而，如果需要，连接电路30的连接晶体管Q15和Q16可以根据制造商的意图配置为低电压晶体管。

输入电路20工作在低电压范围内并且被配置为响应于输入信号来控制通过输出端子的输出信号的输出。换言之，输入电路20配置为响应于非反相的输入信号VB来控制第一输出端子N1的第一输出信号OHP的输出，并且响应于反相的输入信号VA来控制第二输出端子N2的第二输出信号OHN的输出。

更详细地，输入电路20可以包括NMOS晶体管Q17和Q18，它们是低电压晶体管。NMOS晶体管Q17工作在低电压范围内，并通过其栅极的非反相的输入信号VB选择性地将第一输出端子N1控制到接地电平，并且NMOS晶体管Q18工作在低电压范围内，并通过其栅极的反相的输入信号VA选择性地将第二输出端子N2控制到接地电平。

NMOS晶体管Q17配置为使得接地电压被施加到源极，非反相的输入信号VB被施加到栅极，并且漏极连接到连接晶体管Q15的源极。NMOS晶体管Q18配置为使得接地电压被施加到源极，反相的输入信号VA被施加到栅极，并且漏极连接到连接晶体管Q16的源极。

输入电路20可以包括钳位电路50，其配置在NMOS晶体管Q17的漏极与NMOS晶体管Q18的漏极之间。

当NMOS晶体管Q17或NMOS晶体管Q18截止时，钳位电路50将NMOS晶体管Q17或NMOS晶体管Q18的漏极钳位到恒定电压，并通过钳位来保护NMOS晶体管Q17或NMOS晶体管Q18的漏极电压。钳位电路50可以配置为使用输入驱动电压VDDL作为恒定电压。

更详细地，钳位电路50可以包括用于保护NMOS晶体管Q17的漏极电压的第一钳位电路52和用于保护NMOS晶体管Q18的漏极电压的第二钳位电路54。

第一钳位电路52配置为，当NMOS晶体管Q17截止时，响应于非反相的输入信号VB而导通，并且从而将输入驱动电压VDDL作为恒定电压提供给NMOS晶体管Q17的漏极。因此，第一钳位电路52可以保护NMOS晶体管Q17的漏极电压，使得NMOS晶体管Q17即使在截止时也具有恒定的电压。第二钳位电路54配置为，当NMOS晶体管Q18截止时，响应于反相的输入信号VA而导通，并且从而将输入驱动电压VDDL作为恒定电压提供给NMOS晶体管Q18的漏极。因此，第二钳位电路54可以保护NMOS晶体管Q18的漏极电压，使得NMOS晶体管Q18即使在截止时也具有恒定的电压。

上述第一钳位电路52可以包括串联连接的至少两个PMOS晶体管，例如PMOS晶体管Q20和Q21。PMOS晶体管Q20和Q21具有共同施加有非反相的输入信号VB的栅极，并且串联连接在施加有恒定电压的端子与NMOS晶体管Q17的漏极之间。PMOS晶体管Q20和Q21可以响应于低电平的非反相的输入信号VB而导通，并且从而可以将输入驱动电压VDDL传输到NMOS晶体管Q17的漏极。

上述第二钳位电路54可以包括串联连接的至少两个PMOS晶体管，例如PMOS晶体管Q22和Q23。PMOS晶体管Q22和Q23具有共同施加有反相的输入信号VA的栅极，并且串联连接在施加有恒定电压的端子与NMOS晶体管Q18的漏极之间。PMOS晶体管Q22和Q23可以响应于低电平的反相的输入信号VA而导通，并且从而可以将输入驱动电压VDDL传输到NMOS晶体管Q18的漏极。

如上所述，在图1的实施方式中，使用作为低功率晶体管的NMOS晶体管Q17和Q18来配置输入电路20。由于满足NMOS晶体管Q17和Q18的工作范围的低电压范围的输入信号VA和VB被施加到NMOS晶体管Q17和Q18的栅极，因此NMOS晶体管Q17和Q18可以通过足够的电流量来工作。因此，输出电路10也可以通过输入电路20的操作而具有正常输出并且可以高速操作，该输入电路20通过如上所述的满足其操作范围的足够的电流量来操作。

因此，可以防止图1的高速电平移位器出现故障，并且可以预期该高速电平移位器具有能够执行高速操作的效果。

此外，在图1的高速电平移位器中，连接电路30的电压降低可以防止施加到输出端子的高电压范围的高电压输出驱动电压VDDH直接影响由低功率晶体管配置的输入电路20。因此，可以防止输入电路20的低电压晶体管被高电压损坏。

此外，在图1的高速电平移位器中，输入电路20的低电压晶体管的漏极电压可以由钳位电路50保护。因此，根据本公开的实施方式的高速电平移位器可以确保操作稳定性。

图1的实施方式配置成使得连接电路30的NMOS晶体管Q15和Q16由反相的输入信号VA和非反相的输入信号VB开关。

然而，连接电路30可以配置为使得NMOS晶体管Q15和Q16的导通由图2中所示出的恒定电压VC来保持。图2与图1的不同之处仅在于连接电路30的配置，并且图2的其它配置与图1的配置相同，并且因此，将省略对其的重复描述。

换言之，图2的连接电路30被实施为配置为使得输出端子与输入电路20之间的连接由恒定电压VC保持。

恒定电压VC可以具有在输出驱动电压VDDH与输入驱动电压VDDL之间的电平，并且更具体地，可以具有在输出驱动电压VDDH与输入驱动电压VDDL之间的中等电平。可选地，根据制造商的意图，恒定电压VC可以具有输入驱动电压VDDL。

图1和图2的实施方式被实施为使得钳位电路50包括在输入电路20中。然而，根据制造商的意图，本公开的实施方式可以被实施为使得从输入电路20中去除钳位电路50的配置，如图3中所示。图3与图2的不同之处仅在于，在输入电路20中去除钳位电路50的配置，并且图3的其它配置与图2的配置相同，并且因此，将省略对其的重复描述。

当诸如微控制单元的电子设备响应于具有逻辑电平的低电压范围的输入信号输出高电压范围的输出信号时，根据本公开的实施方式的如图1至图3中所示被实施的高速电平移位器可以防止出现故障并且能够高速操作以输出高电压范围的输出信号。

此外，在根据本公开的实施方式的如图1至图3中所示被实施的高速电平移位器中，可以防止对配置在输入电路中的低电压晶体管的损坏，并且可以保护低电压晶体管的漏极电压。因此，根据本公开的实施方式的高速电平移位器可以具有改进的可靠性并且确保操作稳定性。

Claims

1.一种高速电平移位器，包括：

输出电路，配置为响应于低电压范围的输入信号输出高电压范围的输出信号；

输入电路，配置为响应于所述输入信号来控制所述输出信号的输出；以及

连接电路，连接所述输出电路和所述输入电路，

其中，所述输出电路工作在所述高电压范围内，

其中，所述输入电路工作在所述低电压范围内，以及

其中，所述连接电路降低从所述输出电路施加到所述输入电路的电压。

2.根据权利要求1所述的高速电平移位器，其中，所述输入电路响应于所述输入信号来控制通过所述输出电路的输出端子输出的所述输出信号。

3.根据权利要求1所述的高速电平移位器，其中，所述连接电路响应于所述输入信号选择性地执行所述输出电路与所述输入电路的连接。

4.根据权利要求1所述的高速电平移位器，其中，所述连接电路通过恒定电压来保持所述输出电路与所述输入电路的连接。

5.根据权利要求4所述的高速电平移位器，其中，所述连接电路通过具有在所述高电压范围的输出驱动电压与所述低电压范围的输入驱动电压之间的电平的所述恒定电压来保持所述输出电路与所述输入电路的连接。

6.根据权利要求5所述的高速电平移位器，其中，所述连接电路使用所述低电压范围的所述输入驱动电压作为所述恒定电压。

7.根据权利要求1所述的高速电平移位器，其中，

所述输出电路包括并联配置的第一输出端子和第二输出端子，

所述输出电路响应于非反相的输入信号通过所述第一输出端子输出第一输出信号，并且响应于反相的输入信号通过所述第二输出端子输出第二输出信号，

所述输入电路响应于所述非反相的输入信号来控制所述第一输出端子的所述第一输出信号的输出，并且响应于所述反相的输入信号来控制所述第二输出端子的所述第二输出信号的输出，以及

所述连接电路降低从所述第一输出端子或所述第二输出端子施加到所述输入电路的电压。

8.根据权利要求7所述的高速电平移位器，其中，所述连接电路降低所述电压，使得所述第一输出信号和所述第二输出信号以包括在所述低电压范围内的电平施加在所述输入电路上。

9.根据权利要求8所述的高速电平移位器，其中，

所述输入电路包括第一低电压晶体管和第二低电压晶体管，所述第一低电压晶体管工作在所述低电压范围内并通过其栅极的所述非反相的输入信号选择性地将所述第一输出端子控制到接地电平，所述第二低电压晶体管工作在所述低电压范围内并通过其栅极的所述反相的输入信号选择性地将所述第二输出端子控制到所述接地电平，

所述连接电路包括第一连接晶体管和第二连接晶体管，所述第一连接晶体管连接所述第一输出端子与所述第一低电压晶体管，所述第二连接晶体管连接所述第二输出端子与所述第二低电压晶体管，以及

通过施加在所述第一连接晶体管或所述第二连接晶体管的漏极与源极之间的电压来降低从所述第一输出端子或所述第二输出端子施加到所述输入电路的电压。

10.根据权利要求9所述的高速电平移位器，其中，所述输出电路包括第一高电压晶体管和第二高电压晶体管，所述第一高电压晶体管工作在所述高电压范围内并通过其栅极的所述非反相的输入信号选择性地将所述高电压范围的输出驱动电压传输到所述第一输出端子，所述第二高电压晶体管工作在所述高电压范围内并通过其栅极的所述反相的输入信号选择性地将所述高电压范围的所述输出驱动电压传输到所述第二输出端子。

11.根据权利要求9所述的高速电平移位器，其中，所述第一连接晶体管和所述第二连接晶体管工作在低于所述高电压范围且高于所述低电压范围的中等电压范围内。

12.根据权利要求9所述的高速电平移位器，其中，

所述输入电路还包括钳位电路，所述钳位电路连接到所述第一低电压晶体管和所述第二低电压晶体管的漏极；以及

所述钳位电路将截止的所述第一低电压晶体管或所述第二低电压晶体管的所述漏极钳位到恒定电压。

13.根据权利要求12所述的高速电平移位器，其中，所述钳位电路包括：

第一钳位电路，配置为在所述第一低电压晶体管截止时响应于所述非反相的输入信号向所述第一低电压晶体管的所述漏极提供所述恒定电压；以及

第二钳位电路，配置为在所述第二低电压晶体管截止时响应于所述反相的输入信号向所述第二低电压晶体管的所述漏极提供所述恒定电压。

14.根据权利要求13所述的高速电平移位器，其中，所述第一钳位电路和所述第二钳位电路中的每个包括串联连接并且相同的多个PMOS晶体管。

15.根据权利要求12所述的高速电平移位器，其中，所述钳位电路使用所述低电压范围的输入驱动电压作为所述恒定电压。