KR100266628B1 - 입력버퍼 회로 - Google Patents

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Abstract

본 발명은 티티엘(TTL) 로직 신호를 씨모스(CMOS) 로직 신호로 정확하게 변환시켜 그 씨모스(CMOS) 출력레벨을 조절함으로써, 외부 바이어스전압이 변화되더라도 정적전력의 소모를 없애고 천이속도도 향상시키며, 저전력 및 고속동작에 적합하도록 한 입력버퍼 회로에 관한 것이다.
이를위해 본 발명은 전원전압과 접지전압 사이에 풀업용 피모스트랜지스터 및 풀다운용 엔모스트랜지스터의 드레인들이 공통 연결되어 이루어지고, 외부로부터 인가되는 티티엘(TTL)입력신호를 반전시켜 출력하는 입력버퍼 회로에 있어서, 상기 티티엘(TTL)입력신호가 게이트로 인가되고 소스로는 접지전압이 인가되는 제1엔모스트랜지스터와; 그 제1엔모스트랜지스터의 드레인출력과 상기 입력버퍼의 출력신호가 공통으로 게이트에 인가되고 전원전압이 소스로 인가되는 피모스트랜지스터와; 그 피모스트랜지스터의 드레인 및 상기 풀업용 피모스트랜지스터의 게이트와 드레인이 공통연결되고, 외부의 바이어스전압 보다 낮은 내부전원전압이 게이트로 인가되며, 상기 티티엘(TTL)입력신호가 소스로 인가되어 그 입력신호의 전압레벨이 하이레벨일 때 턴오프되고, 로우레벨일 때 턴온됨으로써 패스기능을 하는 제2엔모스트랜지스터로 이루어지며, 상기 티티엘(TTL)입력신호가 하이레벨일 때 풀업용 피모스트랜지스터를 완전히 턴오프시키고, 로우레벨일 때 상기 풀업용 피모스트랜지스터를 완전히 턴온시킴으로써 그 풀업용 피모스트랜지스터를 조절하여 입력버퍼의 출력이 빠르게 천이되도록 하는 피모스트랜지스터 조절부를 포함하여 구성된다.

Description

입력버퍼 회로
본 발명은 입력버퍼 회로에 관한 것으로, 특히 반도체 집접회로에서 티티엘(TTL)전압레벨의 입력을 씨모스(CMOS) 전압레벨로 정확하게 변환시켜 출력하도록 한 입력버퍼 회로에 관한 것이다.
많은 시스템들이 고속 통신 또는 현재 시스템간의 호환을 위해 씨모스(CMOS) 인터페이스 보다는 티티엘(TTL) 인터페이스가 이용되고 있으나, 근래의 반도체 집적회로에는 씨모스(CMOS) 공정이 적용됨에 따라 티티엘-투-씨모스(TTL-TO-CMOS) 인터페이스가 많이 사용되고 있다.
따라서, 씨모스CMOS) 집적회로에는 티티엘(TTL) 전압레벨의 입력을 씨모스(CMOS) 전압레벨로 변환시켜주는 입력버퍼 회로가 필요하다. 특히 반도체 메모리 회로는 어드레스(Addresses), 데이터(Datas), 제어신호(Control Signals)등을 처리하기 위하여 티티엘(TTL) 로직신호를 씨모스(CMOS) 로직신호로 변환시켜주는 많은 입력버퍼 회로를 필요로 하며, 고속화되는 추세이다.
도1은 종래의 입력버퍼 회로를 도시한 것으로, 전원전압(Vcc)와 접지전압(Vss)사이에 풀업기능의 피모스트랜지스터(101) 및 풀다운 기능의 엔모스트랜지스터(102)의 드레인들이 공통 연결되어 이루어지고, 외부로부터 인가되는 티티엘(TTL)입력신호(Din)를 반전시켜 출력하는 인버터부(10)와, 입력버퍼의 출력신호(Dout)로써 그 인버터부(10)의 출력신호를 반전시켜 출력하는 인버터(103)와로 구성된다.
이와같이 구성된 종래기술의 동작 및 작용을 첨부 된 도1을 참조하여 설명 하면 다음과 같다.
외부로부터 하이레벨의 티티엘(TTL)입력신호(Din)가 인버터부(10)로 인가되면, 그 인버터부(10)의 풀업용 피모스트랜지스터(101)가 턴오프 되고 풀다운용 엔모스트랜지스터(102)는 턴온 되어 인버터부(10)의 출력은 로우레벨이 되며, 입력버퍼 회로의 출력신호(Dout)는 하이레벨이 된다.
반대로, 외부로부터 로우레벨의 티티엘(TTL)입력신호(Din)가 인버터부(10)에 인가되면, 풀업용 피모스트랜지스터(101)가 턴온 되고, 풀다운용 엔모스트랜지스터(102)는 턴오프 되어 인버터부(10)의 출력은 하이레벨이 되며, 상기 입력버퍼 회로의 출력신호(Dout)는 로우레벨이 된다.
이때, 하이레벨의 입력신호(Din)가 인버터부(10)에 인가되는 경우, 상기 풀다운용 엔모스트랜지스터(102) 뿐만아니라 풀업용 피모스트랜지스터(101)도 함께 턴온되어 전원전압(Vcc)에서 접지로 전류의 흐름(즉, 정적(靜的)전류: static current)이 발생되어 정적(靜的)전력(static power)의 소모를 피할수 없으며, 이때의 인버터부(10)의 출력 전압레벨은 완전히 로우레벨로 되지않는다.(예를들어 약 1V 정도로 유지된다.)
따라서 이를 방지하기 위하여 상기 피모스트랜지스터(101) 또는 엔모스트랜지스터(102)의 크기는 적절히 조절되어 설계되는데, 이것만으로는 큰 부하의 커패시턴스를 가지는 내부회로를 안정적으로 구동시키지 못하므로 출력단에 인버터(103)가 추가되지 않으면 안된다. 이때, 그 인버터(103)는 부하의 크기에 따라 한단 이상이 추가로 구성되기도 한다. 그러나, 입력신호(Din)에 대해 원하지 않는 게이트 지연이 유발되는 단점이 있다.
여기서, 상기 정적(靜的)전류(static current), 정적(靜的)전력(static power)은 티티엘(TTL) 전압레벨의 입력신호(Din)가 천이될 때가 아니고 하이레벨 또는 로우레벨로 지속되는 구간에서의 전류 및 전력을 의미 한다.
두 번째 종래기술은 도2에 도시된 바와 같이, 첫 번째 종래기술의 인버터부(10)에서, 그 인버터부(10)의 출력을 피이드백 하여 반전시키는 인버터(210)와; 그 인버터(201)의 출력이 게이트로 인가되고, 외부로부터 티티엘(TTL)입력신호(Din)가 소스로 인가되는 스위칭용 제1엔모스트랜지스터(202)와; 그 제1엔모스트랜지스터(202)의 드레인이 소스와 연결되고 게이트에는 제1제어신호(ref1)가 인가되는 카스코드 제2엔모스트랜지스터(203)와; 그 제2엔모스트랜지스터(203)의 드레인과 드레인이 서로 연결되고 소스로는 전원전압(Vcc)이 게이트로는 제2제어신호(ref2)가 인가되는 전류원(current source) 제1피모스트랜지스터(204)와; 상기 제2엔모스트랜지스터(203) 및 제1피모스트랜지스터(204)의 공통된 드레인 출력이 게이트로 인가되고 소스로는 전원전압(Vcc)이 인가되고 드레인이 상기 인버터부(10)의 출력과 연결된 풀업강화용 제2피모스트랜지스터(205)를 포함하여 구성된다.
이와같이 구성된 두 번째 종래기술의 동작을 도2를 참조하여 설명하면 다음과 같다.
두 번째 종래기술은 첫 번째 종래기술의 인버터부(10)에서 티티엘(TTL)입력신호(Din)가 하이일 때 발생되는 정적(靜的)전력의 소모가 없도록 하기 위하여 풀다운용 엔모스트랜지스터(102)의 크기가 풀업용 피모스트랜지스터(101) 보다 크게 설계되어 있을 경우에(예를들어, 풀업용 피모스트랜지스터의 크기가 풀다운용 엔모스트랜지스터의 크기보다 절반정도로 작게 설계되는 경우), 그 풀업용 피모스트랜지스터(101)에 의한 풀업이 약해 지므로 큰 부하를 드라이브 하지 못하는데, 이를 보완하기 위하여 첫 번째 종래기술과 같이 게이트 지연을 유발시키는 인버터(103)를 사용하지 않고 풀업강화용 피모스트랜지스터(205)와 이를 제어하는 카스코드 엔모스트랜지스터(203)이 포함되어 구성된 것이다.
즉, 입력버퍼의 출력신호(Dout)에 따라 동작하는 제1엔모스트랜지스터(202)와 외부로부터 입력되는 제어신호들(ref1,ref2)에 따라 동작하는 카스코드(cascode)용 제2엔모스트랜지스터(203) 및 전류원용 제1피모스트랜지스터(204)의 출력에 의해 입력 버퍼의 출력단에 연결된 풀업 강화용 제2피모스트랜지스터(205)가 동작되며, 그 제2피모스트랜지스터(205)의 출력이 상기 입력버퍼의 출력신호(Dout)가 로우레벨에서 하이레벨로 천이될 때의 풀업을 강화 시킨다. 이는 미국 특허 No. 5,406,139에 등록되어 있다.
세 번째 종래기술은 도3에 도시된 바와 같이, 첫 번째 종래기술의 인버터부(10)에서, 외부로부터 티티엘(TTL)입력신호(Din)가 게이트로 인가되고 소스로는 접지전압(Vss)이 인가되는 제1피모스트랜지스터(301)와, 그 제1피모스트랜지스터(301)의 드레인이 소스와 연결되고 게이트로는 전원전압(Vcc)이 인가되는 엔모스트랜지스터(302)와, 그 엔모스트랜지스터(302)의 드레인과 연결된 드레인이 상기 인버터부(10)의 풀업용 피모스트랜지스터(101)의 게이트와 연결되고, 그 인버터부(10)의 출력신호(Dout)가 게이트로 인가되며 소스로는 전원전압(Vcc)이 인가되는 제2피모스트랜지스터(303)를 포함하여 구성된다.
이와 같이 구성된 세 번째 종래기술의 동작을 도3을 참조하여 설명하면 다음과 같다.
외부로부터 인가되는 티티엘(TTL)입력신호(Din)가 하이레벨일 때, 인버터부(10)의 풀다운용 엔모스트랜지스터(102)가 턴온되어 출력신호(Dout)를 로우레벨로 끌어 내리면, 그 출력신호(Dout)가 게이트로 인가되는 제2피모스트랜지스터(303)가 턴온된다.
이어서 그 제2피모스트랜지스터(303)의 출력신호(하이레벨)에 의해 상기 인버터부(10)의 피모스트랜지스터(101)는 완전히 턴오프 된다. 따라서 정적(靜的)전력의 소모가 줄어든다.
반대로, 상기 입력신호(Din)가 로우레벨일 때, 그 제1피모스트랜지스터(301) 및 엔모스트랜지스터(302)의 출력에 의해 상기 인버터부(10)의 풀업용 피모스트랜지스터(101)가 턴 온 되어 출력신호(Dout)를 하이레벨로 전환 시킨다.
이는 IEEE Journal of Solid State Circuits Vol.30, No.5, 1995, PP616-620에 발표되었다.
그러나, 첫 번째 및 두 번째 종래기술의 입력버퍼 회로는 티티엘(TTL)입력신호(Din)가 하이레벨일 때, 풀업용 피모스트랜지스터(101)를 완전히 오프시키지 못하고 풀다운용 엔모스트랜지스터(102)도 동시에 턴온되어 바이어스(bias) 전압이 높아질 경우 그 피모스트랜지스터(101)의 게이트와 소스간의 전압차이(Vgs)가 문턱전압(Vt) 보다 훨씬 커지게 되어 정적(靜的)전류(static current)의 증가 뿐만 아니라 출력신호(Dout)의 전압레벨을 완전히(fully) 로우레벨로 끌어 내리지 못하여 정적(靜的)전력(static power)의 소모가 있으며, 세 번째 종래기술의 입력버퍼는 출력신호(Dout)가 로우레벨에서 하이레벨로 천이될 때(입력신호가 로우레벨), 두단의 트랜지스터들(301,302)을 거쳐 풀업 트랜지스터(101)를 턴온 시키게 되므로 그 출력신호(Dout)의 천이속도(low-to-high Transition Speed)가 느린 단점이 있었다.
따라서, 본 발명의 목적은 티티엘(TTL) 로직 신호를 씨모스(CMOS) 로직 시호로 정확하게 변환하여 그 씨모스(CMOS) 출력레벨을 조절함으로써, 외부로부터 인가되는 바이어스 전압이 변화되더라도 정적(靜的)전력의 소모를 없애고 천이속도도 향상시키며, 저전력 및 고속동작에 적합하도록 한 입력버퍼 회로를 제공하는데 있다.
제1도는 종래 기술의 구성을 보인 회로도.
제2도는 종래 기술의 다른 구성을 보인 회로도.
제3도는 종래 기술의 또 다른 구성을 보인 회로도.
제4도는 본 발명의 제1실시예를 보인 회로도.
제5도는 본 발명의 제2실시예를 보인 회로도.
＜도면의 주요부분에 대한 부호의 설명＞
101, 402, 502 : 피모스트랜지스터
102, 401, 403, 501, 503, 504 : 엔모스트랜지스터
상기와 같은 목적을 달성하기 위하여 본 발명은, 전원전압과 접지전압 사이에 풀업용 피모스트랜지스터 및 풀다운용 엔모스트랜지스터의 드레인들이 공통 연결되어 이루어지고, 외부로부터 인가되는 티티엘(TTL)입력신호를 반전시켜 출력하는 입력버퍼 회로에 있어서, 상기 입력버퍼 회로의 출력신호가 피이드백 인가되고, 외부로부터 인가되는 티티엘(TTL)입력신호(Din)가 하이레벨일 때는 상기 풀업용 피모스트랜지스터를 완전히 턴오프 시키고 로우레벨일 때는 빠르게 턴온시킴으로써, 입력버퍼 회로의 출력신호가 빠르게 천이되도록 하는 피모스조절부를 포함하여 구성된다.
이와 같이 구성된 본 발명은 티티엘(TTL) 로직 신호를 씨모스(CMOS) 로직 신호로 정확하게 변환하여 외부 바이어스접압의 변화에도 정적(靜的)전류의 증가를 막아 정적(靜的)전력의 소모를 없애고, 천이속도(switching speed)도 향상시킬 수 있는 효과가 있으며, 고속동작을 요하는 집적회로 및 저전력을 요하는(특히 노트북 PC와 같이 밧데리(battery)로 동작하는)장치에 사용되는 칩(메모리 뿐만 아니라 다른 로직회로 등)에 널리 적용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 좀 더 상세히 설명하고자 한다.
본 발명의 입력버퍼회로에 대한 제1실시예는 도4에 도시된 바와 같이, 전원전압(Vcc)와 접지전압(Vss)사이에 풀업용 피모스트랜지스터(101) 및 풀다운용 엔모스트랜지스터(102)의 드레인들이 공통 연결되어 이루어지고, 외부로부터 인가되는 티티엘(TTL)입력신호(Din)를 반전시켜 출력하는 입력버퍼 회로에 있어서, 상기 입력버퍼 회로의 출력신호(Dout)가 피이드백 인가되고, 외부로부터 인가되는 티티엘(TTL)입력신호(Din)가 하이레벨일 때 상기 풀업용 피모스트랜지스터(101)를 완전히 턴오프시키고, 그 입력신호(Din)가 로우레벨일 때 그 풀업용 피모스트랜지스터(101)를 완전히 턴온시킴으로써, 그 풀업용 피모스트랜지스터(101)를 조절하여 그 입력버퍼의 출력신호가 빠르게 천이되도록 하는 피모스조절부(20)를 포함하여 구성된다.
상기 피모스조절부(20)는 외부로부터 티티엘(TTL)입력신호(Din)가 게이트로 인가되고 소스로는 접지전압(Vss)이 인가되는 제1엔모스트랜지스터(401)와; 그 제1엔모스트랜지스터(401)의 드레인출력과 상기 입력버퍼의 출력신호(Dout)가 게이트로 공통 인가되고, 전원전압(Vcc)이 소스로 인가되는 피모스트랜지스터(402)와; 그 피모스트랜지스터(402)의 드레인 및 상기 풀업용 피모스트랜지스터(101)의 게이트와 드레인이 공통연결되고, 내부의 전원전압(Vint)이 게이트로 인가되며, 상기 입력신호(Din)가 소스로 인가되어 그 입력신호(Din)에 따라 패스기능을 하는 제2엔모스트랜지스터(403)와로 구성된다. 이때 종래와 동일한 부분은 동일한 부호를 붙인다.
이와같이 구성된 본 발명의 제1실시예에 대한 동작 및 작용을 도4를 참조하여 설명하면 다음과 같다.
먼저, 외부로부터 인가되는 티티엘(TTL)입력신호(Din)가 하이레벨일 때, 풀다운용 엔모스트랜지스터(102)가 턴온 되어 입력버퍼의 출력신호(Dout)를 로우레벨로 풀다운 시킨다.
이때, 상기 입력신호(Din)가 게이트로 인가되는 제1엔모스트랜지스터(401)가 턴온되어 제1노드(410)는 로우레벨이 된다. 이어서 그 제1노드(410)신호가 게이트로 인가되는 피모스트랜지스터(402)가 턴온 됨으로써 제2노드(411)는 하이레벨이 된다.
이와동시에, 로우레벨의 출력신호(Dout)가 피이드백되어 제1노드(410)의 레벨을 상기 제1엔모스트랜지스터(401)의 출력과 함께 로우레벨로 안정되게 하며, 그 제1노드(410)신호에 의해 결국 제2노드(411)는 완전히(fully) 하이레벨이 된다. 따라서, 풀업용 피모스트랜지스터(101)는 완전히 턴오프되어 전류가 흐르지 않는다.
또한, 상기 입력신호(Din)와 내부 전원전압(Vint)의 차이(즉, 게이트와 소스간의 차이; Vgs)가 문턱전압(Vt) 보다 크지 않으므로 제2엔모스트랜지스터(403)는 턴오프되고, 상기 풀업용 피모스트랜지스터(101)는 피모스조절부(30)의 피모스트랜지스터(402)의 출력에 의해서만 영향을 받는다. 따라서, 출력신호(Dout)는 완전한(fully) 로우레벨이 유지 되며, 정적(靜的)전력(static power)의 소모는 일어나지 않는다.
여기서, 상기 내부 전원전압(Vint)은 내부의 전원전압발생회로(미도시)에서 공급되며, 그 메모리 내부에 전원전압발생회로가 갖추어지지 않은 집적회로는 외부로부터 공급되도록 설계되어야 한다.
그리고 그 내부전원전압(Vint)의 조건은 아래 수학식1을 만족해야한다.
Figure kpo00001
즉, 상기 내부 전원전압(Vint)은 외부로부터 인가되는 바이어스전압 보다 낮은 전압이어야 하며, 티티엘(TTL)입력신호(Din)의 전압레벨이 로우레벨이면 상기 패스용 엔모스트랜지스터(403)가 턴온 되고, 하이레벨이면 턴오프 되는 조건이다.
한편, 상기 입력신호(Din)가 하이레벨에서 로우레벨로 천이되면, 풀다운용 엔모스트랜지스터(102)가 턴오프 되고 피모스조절부(30)의 제1엔모스트랜지스터(401)도 턴오프 된다.
이때, 상기 입력신호(Din)와 내부 전원전압(Vint)의 차이(즉, 게이트와 소스간의 차이; Vgs)가 제2엔모스트랜지스터(403)의 문턱전압(Vt) 보다 크게되므로, 그 입력신호(Din)가 소스로 인가되는 제2엔모스트랜지스터(403)가 턴 온 되어 제2노드(411)의 전압레벨을 빠르게 끌어 내리면서 풀업용 피모스트랜지스터(101)는 턴온되고, 입력버퍼 회로의 출력신호(Dout)는 하이레벨이 된다.
이와동시에, 하이레벨로 풀업된 출력신호(Dout)가 피이드백 되어 피모스조절부(30)의 피모스트랜지스터(402)를 턴오프 시킨다. 따라서 상기 제2노드(411)는 그 제2엔모스트랜지스터(403)에 의해 티티엘(TTL) 로우레벨이 되며 상기 출력신호(Dout)도 완전한 하이레벨을 유지하게 된다.
또한, 그 입력신호(Din)가 로우레벨에서 하이레벨로 천이될 때는 앞서 설명한 동작이 다시 수행 된다.
이와같이 본 발명의 제1실시예에 의해 입력버퍼 회로의 스위칭 속도는 향상되고, 외부로부터 인가되는 입력신호(Din)가 로우레벨일 때도 정적(靜的)전력(static power)의 소모는 발생하지 않게된다.
본 발명의 제2실시예는 외부로부터 인가되는 바이어스 전압 보다 낮은 내부의 전원전압(VINT)을 발생하는 전원전압발생회로가 동일 직접회로내에 없거나 외부에서 공급하기도 어려울 경우에 사용된다.
본 발명에 의한 제2실시예는 도5에 도시된 바와 같이, 전원전압(Vcc)와 접지전압(Vss) 사이에 풀업용 피모스트랜지스터(101) 및 풀다운용 엔모스트랜지스터(102)의 드레인들이 공통 연결되어 이루어지고, 외부로부터 인가되는 티티엘(TTL)입력신호(Din)를 반전시켜 출력하는 입력버퍼 회로에 있어서, 상기 입력버퍼 회로의 출력신호(Dout)가 피이드백 인가되고, 외부로부터 인가되는 티티엘(TTL)입력신호(Din)가 하이레벨일 때 상기 풀업용 피모스트랜지스터(101)를 완전히 턴오프시키고, 그 입력신호(Din)가 로우레벨일 때 그 풀업용 피모스트랜지스터(101)를 완전히 턴온시킴으로써, 그 풀업용 피모스트랜지스터(101)를 조절하여 그 입력버퍼 회로의 출력이 빠르게 천이되도록 하는 피모스조절부(30)를 포함하여 구성된다.
상기 피모스조절부(30)는 티티엘(TTL)입력신호(Din)가 외부로부터 게이트로 인가되고, 소스로는 접지전압(Vss)이 인가되는 제1엔모스트랜지스터(501)와; 그 제1엔모스트랜지스터(501)의 드레인출력과 상기 입력버퍼의 출력신호(Dout)가 게이트로 공통 인가되고 전원전압(Vcc)이 소스로 인가되는 피모스트랜지스터(502)와; 전원전압(Vcc)이 소스 및 게이트로 인가되는 제2엔모스트랜지스터(503)와; 상기 제2엔모스트랜지스터(503)의 드레인과 게이트가 연결되고, 상기 피모스트랜지스터(502)의 드레인 및 풀업용 피모스트랜지스터(101)의 게이트와 드레인이 연결되고, 상기 입력신호(Din)가 소스로 인가되어 그 입력신호(Din)에 따라 패스기능을 하는 제3엔모스트랜지스터(504)와로 구성된다.
이때 종래와 동일한 부분은 동일한 부호를 붙인다.
이와 같이 구성된 본 발명의 제2실시예에 대한 동작을 도5를 참조하여 설명하면 다음과 같다.
먼저, 외부로부터 인가되는 티티엘(TTL)입력신호(Din)가 하이레벨일 때, 풀다운용 엔모스트랜지스터(102)가 턴온 되고, 출력신호(Dout)는 로우레벨로 풀다운 된다. 동시에 상기 입력신호(Din)가 게이트로 인가되는 제1엔모스트랜지스터(501)가 턴온되고, 그 제1엔모스트랜지스터(501)의 출력으로서 제1노드(510)가 로우레벨이 된다. 그리고 그 제1노드(510)신호를 게이트로 인가받는 피모스트랜지스터(502)도 턴온 되어 제2노드(511)를 하이레벨로 끌어 올린다.
이때, 출력신호(Dout)가 피이드백 되어 상기 제1노드(510)의 레벨을 제1엔모스트랜지스터(501)의 출력과 함께 로우로 안정되게 함으로써, 결국 상기 피모스트랜지스터(502)의 출력에 의해 제2노드(511)는 완전히(fully) 하이레벨이 된다. 따라서, 풀업용 피모스트랜지스터(101)는 완전히 오프되어 전류가 흐르지 않게 된다.
그리고, 전원전압(Vcc)이 게이트로 인가되는 제2엔모스트랜지스터(503)가 항상 턴온되어 있고, 패스기능을 하는 제3엔모스트랜지스터(504)가 하이레벨의 입력신호(Din)에 의해 턴오프 되며, 상기 제2노드(511)는 상기 피모스트랜지스터(502)의 출력에 의해서만 하이레벨을 유지 한다. 따라서, 상기 출력신호(Dout)가 완전히(fully) 로우레벨이 유지 되며 정적(靜的)전력(static power)의 소모는 일어나지 않는다.
여기서, 상기 제2엔모스트랜지스터(503)에서의 전원전압(Vcc)에 의한 문턱전압 강하(Vt drop)로 인해, 패스용 엔모스트랜지스터(504)의 게이트 입력전압은, 제1실시예의 패스용 엔모스트랜지스터(403)와 동일하게, 입력신호(Din)가 로우레벨이면 그 엔모스트랜지스터(504)가 턴온 되고, 입력신호(Din)가 하이레벨이면 턴오프 되는 조건을 만족하게된다.
즉, 상기 입력신호(Din)가 하이레벨일 때 게이트와 소스간의 전압차이(Vgs)가 문턱전압(Vt) 보다 작게되어 그 엔모스트랜지스터(504)가 턴오프되고, 그 입력신호(Din)가 로우레벨일 때 게이트와 소스간의 전압차이(Vgs)가 문턱전압(Vt) 보다 크게되어 그 엔모스트랜지스터(504)가 턴온 된다.
그리고, 제조공정의 조건에 따라 전원전압(Vcc)에 대한 적절한 전압강하를 얻기 위하여, 상기 제2엔모스트랜지스터(503)와 제3엔모스트랜지스터(504)의 연결방식은 직렬로 한단 더 연결될 수도 있다.
이어서, 상기 티티엘(TTL)입력신호(Din)가 로우레벨로 천이될 때, 풀다운용 엔모스트랜지스터(102)가 턴오프 되고, 그 입력신호(Din)가 게이트로 인가되는 제1엔모스트랜지스터(501)도 턴오프 된다.
그리고, 전원전압(Vcc)이 게이트로 인가되는 제2엔모스트랜지스터(503)가 항상 턴온되어 있고, 그 제2엔모스트랜지스터(503)의 출력신호와 로우레벨의 입력신호(Din)에 따라 제3엔모스트랜지스터(504)가 턴온 되어 하이레벨이던 제2노드(511)를 로우레벨로 빠르게 끌어 내리고, 그 제2노드(511) 신호에 의해 풀업용 피모스트랜지스터(101)가 턴온 된다.
이때, 상기 출력신호(Dout)가 하이레벨로 풀업 되면서 피이드백 되어 피모스조절부(40)의 피모스트랜지스터(502)를 턴오프 시킨다.
따라서 상기 제2노드(511)는 패스용 제3엔모스트랜지스터(504)의 출력에 의해 완전히(fully)티티엘(TTL) 로우레벨로 되어 풀업용 피모스트랜지스터(101)가 완전히 턴온됨으로써, 출력신호(Dout)는 완전한 하이레벨이 된다.
또한, 그 입력신호(Din)가 로우레벨에서 하이레벨로 천이될 때는 앞서 설명한 동작이 다시 수행 된다.
이와같이 본 발명의 제2실시예에 의해 입력버퍼의 스위칭 속도는 향상되고, 외부로부터 인가되는 입력신호(Din)가 로우레벨일 때도 정적(靜的)전력(static power)의 소모는 발생하지 않게 된다.
상기에서 상세히 설명한 바와같이, 본 발명은 티티엘(TTL) 로직 신호를 씨모스(CMOS) 로직 신호로 정확하게 변환하여 그 씨모스(CMOS) 출력레벨을 조절함으로써, 외부 바이어스접압의 변화에도 정적(靜的)전류의 증가를 막아 정적(靜的)전력의 소모를 없애고 천이속도(switching speed)도 향상시킬 수 있는 효과가 있으며, 고속동작을 요하는 집적회로 및 저전력을 요하는, 특히, 노트북 PC와 같이 밧데리(battery)로 동작하는 장치에 사용되는 칩(메모리 뿐만 아니라 다른 로직회로 등)에 널리 적용될 수 있다.

Claims (3)

  1. 전원전압(Vcc)과 접지전압(Vss)사이에 풀업용 피모스트랜지스터(101) 및 풀다운용 엔모스트랜지스터(102)의 드레인들이 공통 연결되어 이루어지고, 외부로부터 인가되는 티티엘(TTL)입력신호(Din)를 반전시켜 출력하는 입력버퍼 회로에 있어서, 그 입력버퍼 회로의 출력신호(Dout)가 피이드백 인가되고, 상기 입력신호(Din)가 하이레벨일 때 상기 풀업용 피모스트랜지스터(101)를 완전히 턴오프시키고, 그 입력신호(Din)가 로우레벨일 때 그 풀업용 피모스트랜지스터(101)를 완전히 턴온시킴으로써, 그 풀업용 피모스트랜지스터(101)를 조절하여 입력버퍼의 출력이 빠르게 천이되도록 하는 피모스조절부(20)(30)를 포함하여 구성된 것을 특징으로 하는 입력버퍼 회로.
  2. 제1항에 있어서, 상기 피모스조절부(20)는 외부로부터 티티엘(TTL)입력신호(Din)가 게이트로 인가되고 소스로는 접지전압(Vss)이 인가되는 제1엔모스트랜지스터(401)와; 그 제1엔모스트랜지스터(401)의 드레인출력과 상기 입력버퍼의 출력신호(Dout)가 공통으로 게이트에 인가되고 전원전압(Vcc)이 소스로 인가되는 피모스트랜지스터(402)와; 그 피모스트랜지스터(402)의 드레인 및 상기 풀업용 피모스트랜지스터(101)의 게이트와 드레인이 공통연결되고, 외부의 바이어스전압 보다 낮은 내부전원전압(Vint)이 게이트로 인가되며, 상기 입력신호(Din)가 소스로 인가되어 그 입력신호(Din)의 전압레벨이 하이레벨(게이트와 소스간의 전압차이(Vgs)가 문턱전압(Vt) 보다 작음)일 때 턴오프되고, 그 입력신호(Din)의 전압레벨이 로우레벨(게이트와 소스간의 전압차이(Vgs)가 문턱전압(Vt) 보다 큼)일 때 턴온되는 제2엔모스트랜지스터(403)와로 구성된 것을 특징으로 하는 입력버퍼 회로.
  3. 제1항에 있어서, 상기 피모스조절부(30)는 티티엘(TTL)입력신호(Din)가 외부로부터 게이트로 인가되고 소스로는 접지전압(Vss)이 인가되는 제1엔모스트랜지스터(501)와; 그 제1엔모스트랜지스터(501)의 드레인출력과 상기 입력버퍼의 출력신호(Dout)가 공통으로 게이트에 인가되고 전원전압(Vcc)이 소스로 인가되는 피모스트랜지스터(502)와; 전원전압(Vcc)이 소스 및 게이트로 인가되는 제2엔모스트랜지스터(503)와; 그 제2엔모스트랜지스터(503)의 드레인이 게이트와 연결되고, 드레인은 상기 피모스트랜지스터(502)의 드레인 및 풀업용 피모스트랜지스터(101)의 게이트와 공통으로 연결되며, 상기 입력신호(Din)가 소스로 인가되어 그 입력신호(Din)가 하이레벨(게이트와 소스간의 전압차이(Vgs)가 문턱전압(Vt) 보다 작음)일 때 턴오프 되고, 그 입력신호(Din)가 로우레벨(게이트와 소스간의 전압차이(Vgs)가 문턱전압(Vt) 보다 큼)일 때 턴온 되는 제3엔모스트랜지스터(504)와로 구성된 것을 특징으로 하는 입력버퍼 회로.
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