KR100321155B1 - 반도체 장치의 어드레스 버퍼 회로 - Google Patents

Abstract

본 발명에 의한 반도체 장치의 어드레스 버퍼 회로는 입력 어드레스 신호가 제1 전압 레벨을 가질 때 출력 노드로 전원전압을 공급하는 풀업 드라이버 수단과, 상기 칩선택신호의 제2 전압 레벨 및 입력 어드레스 신호의 제1 전압 레벨에서 각각 구동하여 상기 출력 노드로 접지전압을 공급하도록 병렬 접속된 제1 및 제2 풀다운 드라이버 수단과, 상기 출력 노드의 반전 신호와 상기 칩선택신호의 반전 신호를 입력으로 하여 상기 칩선택신호의 제2 전압 레벨에서 각 노드의 초기값을 설정하기 위한 스타트업 수단과, 상기 풀업 드라이버 수단의 소스로 제3 전압 레벨 및 제4 전압 레벨을 각각 전달하는 제1 및 제2 스위칭 수단과, 상기 스타트업 수단의 출력 신호를 입력으로 하여 상기 제1 스위칭 수단을 제어하는 제1 제어 수단과, 상기 출력 노드의 반전 신호와 상기 칩선택신호를 입력으로 하여 상기 칩선택신호의 제1 전위 레벨에서 입력 어드레스 신호의 전압 레벨에 따라 상기 제2 스위칭 수단을 제어하는 제2 제어 수단과, 상기 스타트업 수단의 출력 신호의 반전 신호 및 상기 제2 제어 수단의 출력 신호의 반전 신호를 각각 출력하는 제1 및 제2 출력 단자를 포함하여 이루어진 것을 특징으로 한다.

Description

반도체 장치의 어드레스 버퍼 회로{CIRCUIT OF ADDRESS BUFFER IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 어드레스 버퍼 회로에 관한 것으로, 특히 어드레스 버퍼가 인에이블된 상태에서 입력 어드레스가 '하이'일때 턴오프되어야 할 풀업 드라이버단이 동작하여 스태틱 커런트 패스를 형성함으로써 전류 소모를 발생하는 것을 방지시킨 어드레스 버퍼 회로에 관한 것이다.

일반적으로, 반도체 메모리 소자의 어드레스 버퍼 회로는 외부에서 인가되는TTL 레벨의 전압을 CMOS 레벨로 변환시켜 주는 기능을 한다.

도 1은 종래기술에 따른 어드레스 버퍼 회로를 도시한 것으로, 칩선택신호(CSB)와 패드(PAD)로 인가되는 어드레스 신호에 의해 각각 스위칭 되어 제1 노드(Nd1)로 전원전압(Vdd)을 공급하여 주는 직렬접속된 2개의 제1 및 제2 PMOS 트랜지스터(P1, P2)와, 상기 CSB 신호와 패드(PAFD)로 인가되는 어드레스 신호에 의해 각각 스위칭 되어 상기 제1 노드(Nd1)의 전압을 접지전압(Vss)으로 흘러주는 병렬접속된 2개의 제1 및 제2 NMOS 트랜지스터(N1, N2)와, 상기 제1 노드(Nd1)와 어드레스(ai)를 출력하는 제1 출력 단자(Nd3) 사이에 직렬접속된 제1 내지 제3 인버터(INV1∼INV3)와, 상기 제1 인버터(INV1)의 출력 노드(Nd2)와 어드레스(aib)를 출력하는 제2 출력 단자(Nd4) 사이에 직렬접속된 제4 내지 제5 인버터(INV4∼INV6)로 구성된다.

상기 어드레스 버퍼 회로는 CSB가 '로우'로 인에이블되면 동작하며, CSB가 '하이'이면 외부의 전압 레벨에 상관없이 제1 출력 단자(Nd3)와 제2 출력 단자(Nd4)로 각각 '하이'와 '로우' 의 씨모스(CMOS) 레벨을 출력한다.

그런데, 이와 같이 구성된 종래의 어드레스 버퍼 회로에 있어서는, 패드(PAD)로부터 '하이(TTL 레벨)'가 인가되고, CSB가 '로우'로 인에이블되면, PMOS 트랜지스터(P2)는 턴오프 상태가 되어야 하지만 상기 PMOS 트랜지스터(P2)의 게이트-소스 간의 전압(Vgs)이 문턱 전압(Vtn)보다 크게 되어 턴온됨으로써 도1에 점선으로 표시한 바와 같이, 턴온 상태인 PMOS 트랜지스터(P1, P2)와 NMOS 트랜지스터(N1)를 통해 전원전압(Vdd)에서 접지전압(Vss)으로 스태틱 커런트 패스(static current path)가 형성되어 전류 소모를 일으키게 된다. 이는 메모리 소자가 고집적화 되어 갈수록 스태틱 커런트가 증가하여 저전력화 및 멀티 비트(Multi-Bit)화 되어가는 소자에서 큰 문제를 유발하는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 스태틱 커런트를 줄이기 위해 전원전압(Vcc)과 풀업 드라이버를 사이에 정상적인 NMOS 트랜지스터와 다른 문턱전압을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터를 병렬 구성하여 입력 어드레스가 '하이'일때는 상기 NMOS 트랜지스터를 구동하여 상기 풀업 드라이버의 동작을 제어하고, 입력 어드레스가 '로우'일때는 상기 PMOS 트랜지스터를 구동하여 상기 풀업 드라이버로 전원전압을 공급하도록 한 어드레스 버퍼 회로를 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 어드레스 버퍼 회로도

도 2는 본 발명에 의한 어드레스 버퍼 회로도

도 3은 패드의 입력 레벨에 따른 전달 특성을 나타내는 본 발명의 동작 타이밍도

도 4는 본 발명에 의한 어드레스 버퍼 회로의 시뮬레이션 결과도

* 도면의 주요부분에 대한 부호의 설명 *

10 : 스타트업 회로부 20 : 제어부

상기 목적을 달성하기 위하여, 본 발명의 어드레스 버퍼 회로는,

입력 어드레스 신호가 제1 전압 레벨을 가질 때 출력 노드로 전원전압을 공급하는 풀업 드라이버 수단과,

상기 칩선택신호의 제2 전압 레벨 및 입력 어드레스 신호의 제1 전압 레벨에서 각각 구동하여 상기 출력 노드로 접지전압을 공급하도록 병렬 접속된 제1 및 제2 풀다운 드라이버 수단과,

상기 출력노드신호와 상기 칩선택신호를 입력으로 하여 상기 칩선택신호의 제2 전압 레벨에서 각 노드의 초기값을 설정하기 위한 스타트업 수단과,

상기 전원전압과 상기 풀업 드라이버 수단의 사이에 접속되며 정상적인 트랜지스터보다 문턱전압값이 다른 제1 스위칭 수단과,

상기 제1 스위칭 수단과 병렬 접속되며 상기 제1 스위칭 수단과 채널이 반대인 제2 스위칭 수단과,

상기 스타트업 수단의 출력 신호를 입력으로 하여 상기 제1 스위칭 수단을 제어하는 제1 제어 수단과,

상기 출력노드신호와 상기 칩선택신호를 입력으로 하여 상기 칩선택신호의 제1 전위 레벨에서 입력 어드레스 신호의 전압 레벨에 따라 상기 제2 스위칭 수단을 제어하는 제2 제어 수단과,

상기 스타트업 수단의 출력단에 연결된 제1 및 제2 출력 단자를 포함하여 이루어진 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 상기 제1 전압 레벨은 '로우' 전압 레벨이고, 상기 제2 전압 레벨은 '하이' 전압 레벨인 것을 특징으로 한다.

그리고, 상기 풀업 드라이버 수단은 PMOS 트랜지스터이고, 상기 제1 및 제2 풀다운 드라이버 수단은 NMOS 트랜지스터인 것을 특징으로 한다.

그리고, 상기 스타트업 수단은 NAND 게이트로 구성된 것을 특징으로 한다.

그리고, 상기 제1 스위칭 수단은 NMOS 트랜지스터로 구성되고, 상기 제2 스위칭 수단은 PMOS 트랜지스터로 구성된 것을 특징으로 한다.

그리고, 상기 제3 전압 레벨은 전압전압에서 상기 NMOS 트랜지스터의 문턱전압값을 뺀 값의 전압 레벨이고, 상기 제4 전압 레벨은 전원전압 레벨인 것을 특징으로 한다.

그리고, 상기 제1 제어 수단은 1개의 인버터로 구성된 것을 특징으로 한다.

또한, 상기 제2 제어 수단은 NOR 게이트 및 인버터로 구성된 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 2는 본 발명에 의한 어드레스 버퍼 회로의 실시예를 도시한 것으로, 입력패드(PAD)로부터 입력되는 어드레스 신호가 '로우' 전압 레벨을 가질 때 제7 노드(Nd7)로 전원전압(Vdd)을 공급하는 제4 PMOS 트랜지스터(P4)와, 상기 칩선택신호(CSB) 및 입력 어드레스 신호가 모두 '하이' 전압 레벨일때 각각 구동하여 상기 제7 노드(Nd7)로 접지전압(Vss)을 공급하도록 병렬 접속된 제4 및 제5 NMOS 트랜지스터(N4, N5)와, 상기 제7 노드(Nd7)의 신호를 반전시키는 제8 인버터(INV8)와, 상기 제8 인버터(INV8)의 출력 신호(Nd8)와 상기 칩선택신호(CSB)의 반전 신호를 입력으로 하여 상기 칩선택신호의 '하이' 전압 레벨에서 각 노드의 초기값을 설정하기 위한 스타트업 회로부(10)와, 상기 제4 PMOS 트랜지스터(P4)의 소스로 전원전압(Vdd)에서 자신의 문턱전압(Vtn)만큼 뺀 값을 전달하는 제3 NMOS 트랜지스터(N3)와, 상기 제4 PMOS 트랜지스터(P4)의 소스로 전원전압(Vdd)을 전달하는 제3 PMOS 트랜지스터(P3)로 구성된다. 그리고, 상기 스타트업 회로부(10)의 출력 신호를 입력으로 하여 상기 제3 NMOS 트랜지스터(N3)의 동작을 제어하는 제1제어부(INV10)와, 상기 제8 노드(INV8)의 신호와 상기 칩선택신호(CSB)를 입력으로 하여 상기 칩선택신호(CSB)의 '로우' 전압 레벨에서 입력 어드레스 신호가 '로우' 전압 레벨을 가질때 상기 제3 PMOS 트랜지스터(P3)를 구동시키는 제2 제어부(20)로 구성된다. 이때, 제2 제어부(20)는 칩선택신호를 입력하는 제9 인버터(INV9)와 상기 제8 인버터(INV8)의 출력 신호와 상기 제9 인버터(INV9)의 출력 신호를 각각 입력하는 NAND 게이트(NA1)로 구성된다.

또한, 상기 스타트업 회로부(10)의 출력 신호의 반전 신호(ai)와 상기 제1 제어부(INV10)의 출력 신호(Nd10)의 반전 신호(aib)를 각각 출력하는 제1 및 제2 출력 단자(Nd12, Nd11)로 구성된다.

본 발명의 어드레스 버퍼 회로는 CSB가 '로우'로 천이하면 동작하며, CSB가 '하이'이면 패드(PAD)에 인가되는 어드레스의 입력 상태에 상관없이 어드레스(ai)를 출력하는 제1 출력 단자(Nd12)와 어드레스(aib)를 출력하는 제2 출력 단자(Nd11)로 각각 '로우'와 '하이' 레벨을 갖는 초기값을 출력한다.

CSB가 '로우'로 인에이블되고 패드(PAD)에 '로우(TTL 레벨)' 어드레스 신호가 인가되면, 제10 노드(Nd10)와 제5 노드(Nd5)에 '로우'가 각각 인가되어 제3 NMOS 트랜지스터(N3)는 턴오프되고, 제3 PMOS 트랜지스터(P3)가 턴온되어 전원전압(Vdd) 레벨이 그대로 제6 노드(Nd6)로 전달된다. 그러므로 입력에 대해 별다른 응답 지연없이 인가되는 전압값을 출력으로 전달한다.

상기 어드레스 버퍼가 인에이블 된 상태에서 패드(PAD)에 '하이(TTL 레벨)이 인가되면 제10 노드(Nd10)와 제5 노드(Nd5)는 각각 '하이' 상태가 된다. 그러므로, 제3 PMOS 트랜지스터(P3)는 턴오프되고, 제3 NMOS 트랜지스터(N3)는 턴온이 되어 제6 노드(Nd6)에 제3 NMOS 트랜지스터(N3)를 통해 전하가 공급된다. 제3 NMOS 트랜지스터(N3)는 정상적인 NMOS 트랜지스터와 다른 문턱전압(Vtn)값을 가지는 트랜지스터로 구성되어 있다. 그러므로, 패드(PAD)에 '하이'가 인가되면 제6 노드(Nd6)는 제3 NMOS 트랜지스터(N3)의 문턱전압(Vtn)만큼 떨어진 전압 레벨이 전달되어 제3 PMOS 트랜지스터(P3)의 게이트-소스 간의 전압(Vgs)값을 줄임으로써 스태틱 커런트를 줄일 수 있다.

이상과 같이, 본 발명에서는 종래의 어드레스 버퍼에서 발생하는 스태틱 커런트를 줄이기 위해 가상 문턱전압 NMOS 트랜지스터(N3)를 사용하였다. 즉, 풀다운 드라이버인 NMOS 트랜지스터(N4, N5)는 정상적인 문턱전압값을 갖는 트랜지스터를 사용하고, 상기 가상 문턱전압 NMOS 트랜지스터(N3)는 정상적인 NMOS 트랜지스터와 다른 문턱전압값을 갖는 트랜지스터를 사용하여 입력 패드에 '하이' 레벨이 인가될 때는 PMOS 트랜지스터(P3)를 오프시키고 NMOS 트랜지스터(N3)를 온(on)시킴으로써, 제6 노드(Nd6)에 NMOS 트랜지스터(N3)의 문턱전압 값만큼 떨어진 전압을 공급하여 스태틱 전류를 줄일 수 있다.

도 3은 패드의 입력 레벨에 따른 전달 특성을 나타내는 동작 타이밍도로 본 발명의 어드레스 버퍼 회로가 입력 레벨을 출력 단자에 정확히 전달하는 특성을 나타내며, 패드에 '하이' 레벨(2.4V)이 인가될 때 상기 제3 NMOS 트랜지스터(N3)를 통해 문턱전압(Vtn)만큼 떨어진 전압 레벨이 제6 노드(Nd6)에 전달되는 것을 보여주고 있다.

도 4는 본 발명의 어드레스 버퍼 회로의 시뮬레이션 결과도로서, 종래의 어드레스 버퍼 회로(b)에 비해 74% 정도의 스태틱 커런트를 줄일 수 있음을 보여준다.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 장치의 어드레스 버퍼 회로에 의하면, 어드레스 버퍼가 인에이블 된 상태에서 입력 어드레스가 '하이' 전압 레벨을 가질 때 턴오프되어야 할 PMOS 트랜지스터로 구성된 풀-업 드라이버단이 구동함으로써 전원전압(Vdd)에서 접지전압(Vss)으로 스태틱 커런트 패스가 형성되어 전류 소모를 가져오던 것을 막기 위해 전원전압(Vdd)과 상기 풀업 드라이버단 사이에 가변 문턱전압을 가지는 NMOS 트랜지스터로 구성된 스위칭 소자와 상기 풀업 드라이버단으로 전원전압(Vdd)을 전달하는 PMOS 트랜지스터로 구성된 스위칭 소자를 병렬로 구성하여, 상기 어드레스 버퍼가 인에이블 상태에서 입력 어드레스가 '하이'일때는 상기 NMOS 트랜지스터를 구동하도록 하고 상기 어드레스 버퍼가 인에이블 상태에서 입력 어드레스가 '로우'일때는 상기 PMOS 트랜지스터를 구동시킴으로써 스태틱 커런트를 줄일 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

1. 반도체 장치의 어드레스 버퍼 회로에 있어서,

   입력 어드레스 신호가 제1 전압 레벨을 가질 때 출력 노드로 전원전압을 공급하는 풀업 드라이버 수단과,

   상기 칩선택신호의 제2 전압 레벨 및 입력 어드레스 신호의 제1 전압 레벨에서 각각 구동하여 상기 출력 노드로 접지전압을 공급하도록 병렬 접속된 제1 및 제2 풀다운 드라이버 수단과,

   상기 출력노드신호와 상기 칩선택신호를 입력으로 하여 상기 칩선택신호의 제2 전압 레벨에서 각 노드의 초기값을 설정하기 위한 스타트업 수단과,

   상기 전원전압과 상기 풀업 드라이버 수단의 사이에 접속되며 정상적인 트랜지스터보다 문턱 전압값이 다른 문턱 전압값을 갖는 제1 스위칭 수단과,

   상기 제1 스위칭 수단과 병렬 접속되며 상기 제1 스위칭 수단과 채널이 반대인 제2 스위칭 수단과,

   상기 스타트업 수단의 출력 신호를 입력으로 하여 상기 제1 스위칭 수단을 제어하는 제1 제어 수단과,

   상기 출력노드신호와 상기 칩선택신호를 입력으로 하여 상기 칩선택신호의 제1 전위 레벨에서 입력 어드레스 신호의 전압 레벨에 따라 상기 제2 스위칭 수단을 제어하는 제2 제어 수단과,

   상기 스타트업 수단의 출력단에 연결된 제1 및 제2 출력 단자를 포함하여 이루어진 것을 특징으로 하는 어드레스 버퍼 회로.
2. 제 1 항에 있어서,

   상기 제1 전압 레벨은 '로우' 전압 레벨이고,

   상기 제2 전압 레벨은 '하이' 전압 레벨인 것을 특징으로 하는 어드레스 버퍼 회로.
3. 제 1 항에 있어서,

   상기 풀업 드라이버 수단은 PMOS 트랜지스터이고,

   상기 제1 및 제2 풀다운 드라이버 수단은 NMOS 트랜지스터인 것을 특징으로 하는 어드레스 버퍼 회로.
4. 제 1 항에 있어서,

   상기 스타트업 수단은 NAND 게이트로 구성된 것을 특징으로 하는 어드레스 버퍼 회로.
5. 제 1 항에 있어서,

   상기 제1 스위칭 수단은 NMOS 트랜지스터로 구성되고,

   상기 제2 스위칭 수단은 PMOS 트랜지스터로 구성된 것을 특징으로 하는 어드레스 버퍼 회로.
6. 제 5 항에 있어서,

   상기 제3 전압 레벨은 전압전압에서 상기 NMOS 트랜지스터의 문턱전압값을 뺀 값의 전압 레벨이고,

   상기 제4 전압 레벨은 전원전압 레벨인 것을 특징으로 하는 어드레스 버퍼 회로.
7. 제 1 항에 있어서,

   상기 제1 제어 수단은 1개의 인버터로 구성된 것을 특징으로 하는 어드레스 버퍼 회로.
8. 제 1 항에 있어서,

   상기 제2 제어 수단은 NOR 게이트 및 인버터로 구성된 것을 특징으로 하는 어드레스 버퍼 회로.