KR0137692B1 - 디지탈신호 완충장치 - Google Patents

Abstract

디지탈신호 완충장치는 불필요한 전력소모를 최소화하고 입력신호에 대한 응답속도를 한계이상으로 향상시킨다. 이를 위하여, 상기 디지탈 신호 완충장치는 입력라인 및 접속노드의 사이에 접속되어 상기 입력라인으로 부터의 디지탈신호에 따라 서로 상호 보완적으로 구동되는 제1풀-업 및 풀-다운 트랜지스터와, 출력라인 및 상기 상기 접속노드의 사이에 접속되어 상기 접속노드로 부터의 디지탈신호에 따라 서로 상호 보완적으로 구동되는 제2 풀-업 및 풀-다운 트랜지스터와, 상기 접속노드, 상기 제2 풀-업 및 풀-다운 트랜지스터의 사이에 접속되어 상기 접속노드상의 디지탈신호를 상기 제2 풀-업 및 풀-다운 트랜지스터쪽으로 절환하기 위한 절환수단과, 상기 출력라인 및 상기 절환수단의 사이에 접속되어 상기 출력라인상의 디지탈신호에 따라 상기 절환수단을 제어하는 귀환루프수단을 구비한다.

Description

디지탈신호 완충장치

제1도는 종래의 디지탈신호 완충장치를 도시하는 회로도.

제2도는 본 발명의 실시예에 따른 디지탈신호 완충장치를 도시하는 회로도.

제3a도 내지 제3f도는 제2도에 도시된 회로의 각 부분에 대한 동작파형도.

*도면의 주요부분에 대한 부호의 설명

21, 24, 25, 27:제1 내지 제4 PMOS 트랜지스터

22, 23, 26, 28:제1 내지 제4 NMOS 트랜지스터

G1 내지 G3:인버터.

본 발명은 반도체 메모리장치, 컴퓨터시스템 및 2진 데이타를 처리하는 정보처리장치에 사용되는 디지탈신호 완충장치에 관한 것으로, 특히 불필요한 전력 소모를 최소화하고 입력신호에 대한 응답속도를 향상시킬 수 있는 디지탈신호 완충장치에 관한 것이다.

일반적으로, 반도체 메모리장치 및 컴퓨터시스템과 같은 정보처리시스템은 이웃한 시스템 또는 내장된 회로들간의 논리상태 및 전압레벨을 정합하기 위하여 반전소자 및 버퍼링 소자와 같은 완충장치를 구비한다. 그러나 상기 완충장치는 회로소자의 전파지연시간으로 인하여 불필요한 전력소모를 가중시키고 입력신호에 대한 응답속도를 일정 한계 이상으로 향상시키기 곤란한 문제점을 안고 있었다. 참고로, 상기 문제점을 첨부한 제1도를 참조하여 설명하기로 한다.

제1도는 각각 PMOS 및 NMOS 트랜지스터(10 및 12, 11 및 13)로 구성된 두개의 CMOS 인버터를 구비하는 종래의 디지탈신호용 완충장치를 도시한다. 제1도에 있어서, 입력라인(14)에 하이논리의 디지탈신호가 입력될 경우, 상기 제1 PMOS 및 제1 NMOS 트랜지스터(10, 11)로 이루어진 CMOS 인버터는 기저전압원(Vss)으로 부터의 기저전압을 노드(15)쪽으로 전송하여 상기 노드(15)에 로우논리의 논리신호를 발생시킨다. 그리고 상기 제2 PMOS 및 NMOS 트랜지스터(12, 13)로 구성된 상기 CMOS 인버터는 상기 노드(15)상의 논리신호를 반전시켜 입력라인(14)에 입력된 디지탈신호와 동일한 논리상태를 갖는 디지탈신호를 출력라인(16)에 발생시킨다.

그러나, 입력라인(14)에 입력되는 디지탈신호가 하이논리에서 로우논리로 또는 로우논리로 부터 하이논리쪽으로 변화될 경우, 상기 노드(15)에 발생되는 논리신호의 전압은 상기 제1 PMOS 트랜지스터(10) 또는 제1 NMOS 트랜지스터(11)의 전파지연시간으로 인하여 서서히 감소하거나 증가하는 전압을 갖게된다. 상기 서서히 증가 또는 감소되는 논리신호에 의하여, 제2 PMOS 트랜지스터(12) 및 제2 NMOS 트랜지스터(13)은 일정시간 동안 동시에 턴-온(Turn-On)되어 제1 공급전압원(Vdd)으로 부터의 전류가 기저전원(GND)쪽으로 직접 흐르게한다. 이로 인하여, 종래의 디지탈신호 완충장치는 많은 양의 전력이 불필요하게 소모하고, 그리고 상기 제2 PMOS 및 제2 NMOS 트랜지스터(12, 13)의 캐패시터성분으로 인하여 상기 노드(15)에 대한 출력신호의 응답속도를 일정한 한계값으로 제한하는 문제점을 갖고 있었다.

따라서, 본 발명의 목적은 불필요한 전력소모를 최소화하고 입력신호에 대한 응답속도를 한계이상으로 향상시킬 수 있는 디지탈신호 완충장치를 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명의 디지탈신호 완충장치는 입력라인 및 접속노드의 사이에 접속되어 상기 입력라인으로 부터의 디지탈신호에 따라 서로 상호 보완적으로 구동되는 제1 풀-업 및 풀-다운 트랜지스터와, 출력라인 및 상기 상기 접속노드의 사이에 접속되어 상기 접속노드로 부터의 디지탈신호에 따라 서로 상호 보완적으로 구동되는 제2 풀-다운 트랜지스터와, 상기 접속노드, 상기 제2 풀-업 및 풀-다운 트랜지스터의 사이에 접속되어 상기 접속노드상의 디지탈신호를 상기 제2 풀-업 및 풀-다운 트랜지스터쪽으로 절환하기 위한 절환수단과, 상기 출력라인 및 상기 절환수단의 사이에 접속되어 상기 출력라인상의 디지탈신호에 따라 상기 절환수단을 제어하는 귀환루프수단을 구비한다.

이하, 본 발명의 바람직한 실시예를 첨부한 제2도를 참조하여 상세히 설명하기로 한다.

제2도를 참조하면, 전원전압원(Vdd) 및 기저전원(GND)의 사이에 직렬 접속된 제1 PMOS 및 제1 NMOS 트랜지스터(21, 22)를 구비한 본 발명의 실시예에 따른 디지탈신호 완충장치가 설명되어 있다. 상기 제1 PMOS 트랜지스터(21)은 입력노드(N1)로 부터 로우논리의 디지탈신호가 자신의 게이트에 인가될 경우, 상기 전원전압원(Vdd)을 자신의 소오스 및 드레인을 경유하여 노드(N3)쪽으로 전송하여 상기 노드(N3)에 하이논리의 논리신호를 발생시킨다. 반대로, 상기 제1 NMOS 트랜지스터(22)는 상기 입력노드(N1)로 부터 하이논리의 디지탈신호가 자신의 게이트에 인가될 때에 상기 노드(N1)을 자신의 드레인 및 소오스를 경유하여 기지전원(GND)에 접속시켜 상기 노드(N3)에 로우논리의 논리신호를 발생시킨다. 상기 노드(N3)에 발생되는 상기 논리신호는 상기 제1 PMOS 및 제1 NMOS 트랜지스터(21, 22)의 캐패시터 성분으로 인하여 서서히 증감하는 에지(Edge)부를 갖는다. 결국, 상기 제1 PMOS 및 NMOS 트랜지스터(21, 22)는 제3a도와 같은 디지탈신호가 입력될 경우, 제3b도에 도시된 바와 같이 반전된 디지탈신호를 상기 노드(N3)상에 발생시킨다.

상기 디지탈신호 완충장치는 노드(N4) 및 상기 노드(N3)의 사이에 접속된 제2 NMOS 트랜지스터(23)와, 노드(N5) 및 상기 노드(N3)의 사이에 접속된 제2 PMOS 트랜지스터(24)를 추가로 구비한다. 상기 제2 NMOS 및 제2 PMOS 트랜지스터(23, 24)는 노드(N6)로 부터의 논리신호의 논리값에 따라 상호 보완적으로 구동되어 상기 노드(N3)로 부터의 상기 논리신호를 상기 노드(N4) 또는 노드(N5)쪽으로 전송한다.

또한, 상기 디지탈신호 완충장치는 출력노드(N2)와 상기 전원전압원(Vdd) 및 노드(N4)의 사이에 접속된 제3 PMOS 트랜지스터(25)와, 그리고 상기 출력노드(N2), 기저전원(GND) 및 상기 노드(N5)의 사이에 접속된 제3 NMOS 트랜지스터(26)을 구비한다. 상기 제3 PMOS 트랜지스터(25)은 상기 노드(N4)로 부터 로우논리의 논리신호가 자신의 게이트에 인가될 경우, 상기 전원전압원(Vdd)을 자신의 소오스 및 드레인을 경유하여 상기 출력노드(N2)쪽으로 전송하여 상기 출력노드(N2)에 하이논리의 완충된 디지탈신호를 발생시킨다. 반대로, 상기 제3 NMOS 트랜지스터(26)는 상기 노드(N5)로 부터 하이논리의 디지탈신호가 자신의 게이트에 인가될 때에 상기 출력노드(N2)을 자신의 드레인 및 소오스를 경유하여 기지전원(GND)에 접속시켜 상기 출력노드(N2)에 로우논리의 완충된 디지탈신호를 발생시킨다. 상기 출력노드(N2)에 발생되는 상기 완충된 디지탈신호는 상기 제3 PMOS 및 제3 NMOS 트랜지스터(25, 26)의 캐패시터 성분으로 인하여 서서히 증감하는 에지(Edge)부를 갖는다.

그리고 상기 디지탈신호 완충장치는 상기 전원전압원(Vdd)와 상기노드(N4)의 사이에 접속된 제4 PMOS 트랜지스터(27)와, 상기 노드(N5) 및 상기 기저전원(GND)의 사이에 접속된 제4 NMOS 트랜지스터(28)을 더 구비한다. 상기 제4 PMOS 트랜지스터(27)는 상기 입력노드(N1)로 부터 로우논리의 디지탈신호가 인가될 경우에 턴-온되어 상기 전원전압원(Vdd)로 부터의 전원전압을 상기 노드(N4)를 경유하여 상기 제3 PMOS 트랜지스터(25)의 게이트에 공급한다. 한편, 상기 제4 NMOS 트랜지스터(28)는 상기 입력노드로 부터 자신의 게이트쪽으로 인가될 경우에 턴-온되어 상기 기저전원(GND)으로 부터의 기저전압을 상기 노드(N5)를 경유하여 상기 제3 NMOS 트랜지스터(26)의 게이트에 공급한다. 결과적으로, 상기 제4 PMOS 및 NMOS 트랜지스터(27, 28)은 상기 입력노드(N1)으로 부터의 디지탈신호에 의하여 상호 보완적으로 구동되어 상기 제3 PMOS 및 NMOS 트랜지스터(25, 26)이 동시에 구동되지 않도록 한다.

상기 디지탈신호 완충장치는 상기 출력노드(N2) 및 상기 노드(N6)의 사이에 직렬 접속된 3개의 인버터(G1 내지 G3)를 추가로 구비한다. 상기 세개의 인버터(G1 내지 G3)는 상기 출력노드(N2)로 부터의 상기 완충된 디지탈신호를 자신들의 전파지연시간의 합에 해당하는 기간 만큼 지연시키고 그리고 지연된 디지탈신호를 반전시켜 지연 및 반전된 디지탈신호를 상기 노드(N6)를 경유하여 상기 제2 NMOS 및 PMOS 트랜지스터(23, 24)의 게이트에 공통적으로 공급한다. 상기 제2 NMOS 트랜지스터(23)은 상기 노드(N6)상의 신호가 하이논리를 갖을 경우에 턴-온되어 상기 노드(N3)로 부터의 상기 반전된 디지탈신호를 상기 노드(N4)를 경유하여 상기 제3 PMOS 트랜지스터(25)의 게이트쪽으로 전송한다. 상기 제2 NMOS 트랜지스터(23) 및 상기 제4 PMOS 트랜지스터(27)의 동작에 의하여 상기 노드(N4)에는 제3c도와 같은 파형을 갖는 논리신호가 발생된다. 반면에, 상기 제2 PMOS 트랜지스터(24), 상기 노드(N6)상의 신호가 로우논리를 갖을 경우, 턴-온되어 상기 노드(N3)로 부터의 상기 반전된 디지탈신호를 상기 노드(N5)를 경유하여 상기 제3 NMOS 트랜지스터(26)의 게이트쪽으로 전송한다. 상기 제2 PMOS 트랜지스터(24) 및 상기 제4 NMOS 트랜지스터(28)의 동작에 의하여, 상기 노드(N5)에는 제3d도와 같은 파형을 갖는 논리신호가 발생된다.

상기 출력노드(N2)에는 상기 노드(N4)로 부터의 논리신호에 의하여 구동되는 제3 PMOS 트랜지스터(25)와 상기 노드(N5)로 부터의 논리신호에 의하여 구동되는 상기 제3 NMOS 트랜지스터(26)의 상호 보완적인 동작에 의하여 제3f도와 같은 완충된 디지탈신호가 발생된다. 그리고 상기 노드(N6)에는 상기 출력노드(N2)상의 완충된 디지탈신호가 지연 및 반전됨으로 인하여 제3e도와 같은 파형의 논리신호가 발생된다. 결국, 상기 출력노드(N2)에 발생되는 상기 완충된 디지탈신호는 상기 제3 PMOS 및 NMOS 트랜지스터(25, 26)이 정확하게 상호 보완적으로 구동됨으로 인하여 에지 부분에서 잡음신호를 거의 포함하지 않게 된다.

상술한 바와 같이, 본 발명의 디지탈신호 완충장치는 출력노드에 접속된 풀-업 및 풀-다운 드라이버로 사용된 제3 PMOS 및 NMOS 트랜지스터(25, 26)가 동시에 구동되지 않게되어 불필요한 전력소모를 최소화 할 수 있는 이점을 제공한다. 상기 이점으로 인하여, 본 발명의 디지탈신호 완충장치는 완충된 디지탈신호의 에지부분에서 발생되는 잡음성분의 발생을 방지 할 수 있고 응답특성을 향상시킬 수 있는 이점을 제공할 수 있다.

Claims (7)

1. 입력라인 및 접속노드의 사이에 접속되어 상기 입력라인으로 부터의 디지탈신호에 따라 서로 상호 보완적으로 구동되는 제1 풀-업 및 풀-다운 트랜지스터와, 출력라인 및 상기 상기 접속노드의 사이에 접속되어 상기 접속노드로 부터의 디지탈신호에 따라 서로 상호 보완적으로 구동되는 제2 풀-업 및 풀-다운 트랜지스터와, 상기 접속노드, 상기 제2 풀-업 및 풀-다운 트랜지스터의 사이에 접속되어 상기 접속노드상의 디지탈신호를 상기 제2 풀-업 및 풀-다운 트랜지스터쪽으로 절환하기 위한 절환수단과, 상기 출력라인 및 상기 절환수단의 사이에 접속되어 상기 출력라인상의 디지탈신호에 따라 상기 절환수단을 제어하는 귀환루프수단을 구비한 것을 특징으로 하는 디지탈신호 완충장치.
2. 제1항에 있어서, 상기 절환수단이, 상기 접속노드 및 상기 제2 풀-업 트랜지스터의 사이에 접속되어 상기 귀환루프수단으로 부터의 귀환신호에 의하여 구동되는 제1 MOS 트랜지스터와, 상기 접속노드 및 상기 제2 풀-다운 트랜지스터의 사이에 접속되어 상기 귀환루프수단으로 부터의 상기 귀환신호에 따라 상기 제1 MOS 트랜지스터와 상호 보완적으로 구동되는 제2 MOS 트랜지스터를 구비한 것을 특징으로 하는 디지탈신호 완충장치.
3. 제1항 또는 제2항에 있어서, 상기 귀환루프수단이, 상기 출력라인으로 부터의 디지탈신호를 일정시간 지연시키는 지연라인을 구비한 것을 특징으로 하는 디지탈신호 완충장치.
4. 제3항에 있어서, 상기 귀환루프수단이, 상기 지연라인에 의하여 지연된 디지탈신호를 반전시키는 인버터를 추가로 구비한 것을 특징으로 하는 디지탈신호 완충장치.
5. 제1항에 있어서, 입력라인으로 부터의 상기 디지탈신호가 제1 논리값을 갖을 경우, 상기 제2 풀-업 트랜지스터를 턴-오프시키기 위한 제1 동작제한수단과, 상기 입력라인상의 상기 디지탈신호가 제2 논리값을 갖을 경우, 상기 제2 풀-다운 트랜지스터를 턴-오프시키기 위한 제2 동작제한수단을 구비한 것을 특징으로 하는 디지탈신호 완충장치.
6. 제5항에 있어서, 상기 제1 동작제한수단이, 상기 입력라인으로 부터의 제1 논리의 디지탈신호에 의하여 전원전압을 상기 제2 풀-업 트랜지스터쪽으로 전송하는 제3 MOS 트랜지스터를 구비하고, 상기 제2 동작제한수단이, 상기 입력라인으로 부터의 제2 논리의 디지탈신호에 의하여 기저전압을 상기 제2 풀-다운 트랜지스터쪽으로 전송하는 제4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 디지탈신호 완충장치.
7. 제6항에 있어서, 상기 제3 MOS 트랜지스터가 P형 MOS 트랜지스터이고, 상기 제4 MOS 트랜지스터가 N형 MOS 트랜지스터인 것을 특징으로 하는 디지탈신호 완충장치.