KR970004057B1 - 입력버퍼 - Google Patents

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김광호
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Abstract

요약없음

Description

입력버퍼
제1도는 종래의 실시예의 입력버퍼를 설명하기 위한 것이다.
제2도는 제1도에 나타낸 종래의 입력버퍼의 신호입력조건에 따른 각 노드들의 신호파형을 도시한 것이다.
제3도는 본 발명에 의한 실시예의 입력버퍼를 설명하기 위한 것이다.
제4도는 제3도에 나타낸 본 발명의 입력버퍼의 신호입력조건에 따른 각 노드들의 신호파형을 도시한 것이다.
*도면의 주요부분에 대한 부호의 설명*
10 : 노아게이트20, 40 : 인버터부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 소정의 회로를 부가하여 고속의 동작이 가능한 입력버퍼에 관한 것이다.
최근에 반도체 메모리 장치가 고집적화,고속화에 따라 각 구성소자의 고속 동작이 더욱 요구되고 있다. 특히 입력버퍼에 있어서, 입력버퍼의 고속 동작여부가 이에 신호 응답하는 다른 회로들의 동작속도를 결정하므로 입력버퍼의 고속 동작여부는 그 중요성이 더욱 강조되고 있다.
제1도는 공지된 종래의 실시예의 입력버퍼를 도시한 것이다.
제1도에 있어서, 종래의 입력버퍼의 구성은 칩선택신호(1)와 외부에서 인가되는 입력신호(2)를 각각 입력으로 하는 2입력 노아게이트(10)(NOR Gate)와 상기 노아게이트(10)의 신호를 버퍼하는 인버터부(20)로 이루어진다. 이때 상기 노아게이트(10)은 네개의 모오스 전계효과 트랜지스터(MOS FET : 11, 12, 13, 14)로서, 상기 칩선택신호(1)를 게이트전극의 입력으로 하고, 소오스전극을 전원전압에 연결되는 제1PMOS 트랜지스터(11)와 상기 입력신호(2)를 게이트전극의 입력으로 하고, 소오스전극을 상기 제 1 PMOS 트랜지스터(11)의 드레인전극에 연결되는 제 2 PMOS 트랜지스터(12)와 상기 입력신호(2)를 게이트전극의 입력으로하고, 드레인전극을 상기 제 2 PMOS 트랜지스터(12)의 드레인전극에 연결되고, 소오스전극을 접지시킨 제 3 NMOS 트랜지스터(13)와 상기 칩선택신호(1)를 게이트전극의 입력으로 하고, 드레인전극이 상기 제 2 PMOS 트랜지스터(12)와 상기 제 3 NMOS 트랜지스터(13)의 공통점과 연결되고 소오스전극이 접지되는 제 4 NMOS 트랜지스터(14)로 구성된다. 상기 인버터부(20)는 복수개의 직렬 연결된 인버터들(21, 22)로 구성된다.
이하 제1도에 나타낸 구성에 의한 동작을 제2도를 참조하여 설명하면 다음과 같다.
제2도는 종래의 입력버퍼의 칩선택신호(1) 및 입력신호(2)에 따른 각 노드(n1, n2, n3)의 출력파형을 도시한 것이다.
칩선택신호(1)를 "하이" 레벨로 인가하면(31) 제 1 PMOS 트랜지스터(11)은 "턴오프"되고 반대로 제 4 NMOS 트랜지스터(14)는 "턴온"되어 입력신호(2)와 상관없이 노드 n1에서는 접지전압(Vss) 레벨인 "로우" 레벨을 유지하게 된다(32).
반면에 칩선택신호(1)를 "하이" 레벨에서 "로우" 레벨로 천이할때(33) 제 1 PMOS 트랜지스터(11)은 "턴온(turn on)"되고 반대로 제 4 NMOS 트랜지스터(14)은 "턴오프(turn off)"되어 노드 n1은 입력신호(2)에 따라 인버트된 신호가 출력된다. 즉 칩선택신호(1)가 "로우" 레벨로 인가될때 인에이블 신호가 되어 입력버퍼가 동작하게 된다.
칩선택신호(1)가 "로우" 레벨이고, 입력신호(2)가 접지전압(Vss) 레벨인 "로우" 레벨에서 전원전압(Vcc)레벨인 "하이" 레벨로 천이할 경우(34)를 먼저 살펴보기로 한다.
이때 제 2 PMOS 트랜지스터(12)는 이전에 "턴온" 상태에서 "턴오프"되고 반대로 "턴오프"되어 있던 제 3 NMOS 트랜지스터(13)가 "턴온"된다. 따라서 노드 n1의 전압 레벨은 "로우" 레벨로 천이(35)하게 된다. 이때의 노드 n1의 전압레벨이 변화하는 시간은 상기 제 3 NMOS 트랜지스터(13)의 구동능력이 상기 제1 및 제 2 PMOS 트랜지스터(11, 12)에 비해서 크기때문에 빠르게 이루어진다.
칩선택신호(1)가 "로우" 레벨이고, 입력신호(2)가 "하이" 레벨에서 "로우" 레벨로 천이할 경우(36)를 살펴보면, 이전에 "턴온"되어 있던 제 3 NMOS 트랜지스터(13)는 "턴오프"되고 반대로 "턴오프"되어 있던 제 2 PMOS 트랜지스터(12)는 "턴온"된다. 따라서 노드 n1의 전압 레벨은 "하이" 레벨로 천이(37)하게 된다. 그런데 입력신호(2)가 "하이" 레벨에서 "로우" 레벨로 천이할때(36)에는 노아게이트(10)내에서 접지에 의한 잡음을 방지하기 위하여 P와 N의 외형비(W/L)에서 P 영역이 작게 되어 있고, 또한 피모오스(PMOS) 트랜지스터의 디바이스 특성상 구동능력이 작기 때문에 지연시간이 입력신호(2)가 "로우" 레벨에서 "하이" 레벨로 천이할때(34)와 비교해서 노드(n1)의 전압레벨이 변화하는 시간이 매우 크게 된다. 즉, 입력신호(2)의 조건에 따라 입력신호(2)가 "로우" 레벨에서 "하이" 레벨로 천이할때(34) 보다 "하이" 레벨에서 "로우" 레벨로 천이할때(36)는 (tr1-tf1) 만큼의 신호지연이 생긴다.
따라서 종래의 입력버퍼는 외부 입력조건에 따라 노아게이트(10)의 출력에 있어서, 신호지연시간에 차이가 크게 발생된다. 상기와 같은 신호지연시간은 특히 고속화하는 반도체 메모리 소자에 더욱 부각되는 문제점이다.
본 발명의 목적은 상술한 문제점을 해결하기 위하여 외부 입력조건에 따른 신호지연차를 제거하여 고속동작특성을 갖는 입력버퍼를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 입력버퍼는 칩선택신호의 인에이블 신호에 따라 동작하고, 입력신호를 반전시키기 위한 노아게이트와 상기 노아게이트의 출력신호를 받아 이를 버퍼하고 반전하기 위한 복수개의 직렬 연결된 인버터들과 상기 인버터들의 위상반전된 출력신호들에 응답하여 상기 노아게이트의 출력신호가 소정의 전압상태로 천이할때, 상기 출력신호를 풀업시키기 위한 풀업수단을 구비한 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하고자 한다.
제3도는 본 발명에 의한 입력버퍼의 구성을 도시한 것이다.
제3도의 구성을 살펴보면, 본 발명에 의한 입력버퍼는 칩선택신호(1)와 외부에서 인가되는 입력신호(2)를 2입력으로 하는 노아게이트(10)와 상기 노아게이트(10)의 출력신호를 버퍼하기 위한 인버터부(40)와 전원전압(Vcc)와 노드 n4 사이에서, 위상반전된 인버터부(40)의 선택된 두 출력신호를 각각의 게이트전극의 입력으로 하고 소오스전극이 전원전압과 연결되는 제 5 PMOS 트랜지스터(51)와 소오스전극이 상기 제 5 PMOS 트랜지스터(51)의 드레인전극과 연결되고, 드레인전극이 상기 인버터부(40)의 입력측과 연결되는 제 6 PMOS 트랜지스터(52)로 구성되어 있다. 이때 노아게이트(10)는 상술한 구성과 동일하며, 인버터부(40)는 직렬연결되는 인버터들(41, 42, 43, 44)로 구성된다.
이하 제3도에 나타낸 구성에 의한 동작을 제4도를 참조하여 설명하면 다음과 같다.
제4도는 본 발명의 입력버퍼의 칩선택신호 및 입력신호(2)에 따른 각 노드(n4, n5, n6, n7, n8)의 출력파형을 도시한 것이다.
노아게이트(10)의 동작특성은 상술한 바와 같고 본 발명에 의해 부가된 상기 제 5 PMOS 트랜지스터(51)와 제 6 PMOS 트랜지스터(52)의 동작특성을 중심으로 설명하기로 한다.
칩선택신호(1)가 인에이블 신호로써 접지전압 레벨인 "로우" 레벨로 인가되고, 입력신호(2)가 "로우" 레벨에서 "하이" 레벨로 인가될 경우(61)를 먼저 설명하고자 한다.
이때 상술한 바와 같이 상기 노아게이트(10)의 출력노드 n4의 전압레벨은 "하이" 레벨에서 "로우" 레벨로 천이(62)하며, 따라서 인버터(41)의 출력노드 n5은 "로우" 레벨에서 "하이" 레벨로 천이(63)하게 된다. 이때 다음 인버터들(42, 43, 44)을 통해 인버터부(40)의 출력노드 n8은 "하이" 레벨에서 "로우" 레벨로 천이(64)하게 된다. 이때 본 발명에 의한 상기 제 5 PMOS 트랜지스터(51)는 "턴오프"되어 있다가 "턴온" 상태로 되나, 인버터(41)의 출력노드 n5가 먼저 "로우" 레벨로 있다가 "하이" 레벨로 천이(63)하면서 제 6 PMOS 트랜지스터(52)를 "턴온" 상태에서 "턴오프" 상태로 만들기 때문에 상기 제 5 PMOS 트랜지스터(51) 및 제 6 PMOS 트랜지스터(52)는 동작불능 상태로 된다.
이어서 칩선택신호(1)가 "로우" 레벨로 인가되고, 입력신호(2)가 "하이" 레벨에서 "로우" 레벨로 인가될 경우(65)를 설명하고자 한다.
이때 상술한 바와 같이 상기 노아게이트(10)의 출력노드 n4의 전압레벨은 "로우" 레벨에서 "하이" 레벨로 천이(66)하게 되며, 따라서 인버터(41)의 출력노드 n5은 "하이" 레벨에서 "로우" 레벨로 천이(67)하게 된다. 이때 다음 인버터들(42, 43, 44)의 신호지연 때문에 상기 인버터부(40)의 출력노드 n8은 "로우" 레벨을 유지하게 된다(L). 따라서 노드 n5에서 노드 n8까지의 신호지연되는 동안(L) 상기 제 5 PMOS 트랜지스터(51) 및 제 6 PMOS 트랜지스터(52)는 동작하게 되고 전원전압(Vcc)까지 빠른 시간내에 "하이" 레벨로 풀업(Pull-Up)시킨다. 여기서 상기 인버터부(40)의 출력노드 n8가 소정의 시간 즉, 인버터부(30)의 신호지연시간이 경과한 후에 "하이" 레벨로 되면(68) 상기 제 5 PMOS 트랜지스터(51)의 풀업동작은 종료하게 된다. 즉 상기 제 5 PMOS 트랜지스터(51) 및 제 6 PMOS 트랜지스터(52)는 인버터부(40)에서 신호가 지연되는 동안(L)만 동작하게 된다. 따라서 상기 노아게이트(10)의 출력노드 n4의 전압레벨을 빠른 시간내에 차아지-업(Charge-Up)한다.
본 발명에 의한 입력버퍼의 최종 출력신호를 필요에 따라 상기 각 노드들중에서 선택할 수 있음으로 상기 인버터수에 따른 신호지연은 상기 입력버퍼의 동작시간과는 상관이 없다. 따라서 종래 입력버퍼에서 문제되었던 외부에서 인가되는 입력신호(2)가 "하이" 레벨에서 "로우" 레벨로 인가될때에 발생되었던 동작속도의 저하 문제가 해결된다.
제2도에 도시한 바와 같이 종래의 입력버퍼는 외부에서 인가되는 입력신호의 조건에 따라 (tr1-tf1) 만큼의 신호지연차가 생겼으나 본 발명에 의한 입력버퍼는 외부에서 인가되는 입력신호(2)가 "하이" 레벨에서 "로우" 레벨로 천이할때 빠른 시간내에 "하이" 레벨로 상승시켜 지연시간이 종래의 입력버퍼 보다 (tr2-tr1) 만큼 단축되어 고속 동작을 할 수 있게 된다.
상술한 제3도의 본 발명의 입력버퍼는 최적의 실시예로써, 상기 도시된 노아게이트(10)의 본 발명을 실시하기 위한 하나의 예에 불과한 것이며, 또한 인버터의 갯수는 쉽게 변경이 가능하며, 각 소자에 있어서 다른 소자로 쉽게 대체가 가능하다. 따라서 본 발명은 상술한 실시예를 포함하여 본 발명의 기술적 범위내에서 변형예를 포함한다.
이상에서 살펴본 바와 같이 본 발명의 입력버퍼는 소정의 회로를 부가하여 입력신호로부터 출력신호를 풀업(Pull-Up)하는 시간을 고속화하여 입력신호의 조건에 따른 신호지연되는 시간차를 없애 고속의 동작특성을 갖도록 하는 효과가 있다.

Claims (5)

  1. 칩선택신호의 인에이블 신호에 따라 동작하고, 입력신호를 반전시키기 위한 노아게이트 ; 상기 노아게이트의 출력신호를 받아 이를 버퍼하고 반저하기 위한 복수개의 직렬연결된 인버터들 ; 및 상기 인버터들의 위상반전된 출력신호들에 응답하여 상기 노아게이트의 출력신호가 소정의 전압상태로 천이할때, 상기 출력신호를 풀업시키기 위한 풀업수단을 구비한 것을 특징으로 하는 입력버퍼.
  2. 제1항에 있어서, 상기 노아게이트는 상기 칩선택신호를 게이트전극의 입력으로 하고, 소오스전극을 전원전압에 연결되는 제 1 PMOS 트랜지스터 ; 상기 입력신호를 게이트전극의 입력으로 하고, 소오스전극을 상기 제 1 PMOS 트랜지스터의 드레인전극에 연결되는 제 2 PMOS 트랜지스터 ; 상기 입력신호를 게이트전극의 입력으로 하고, 드레인전극을 상기 제 2 PMOS 트랜지스터의 드레인전극에 연결되고, 소오스전극을 접지시킨 제 3 NMOS 트랜지스터 ; 상기 칩선택신호를 게이트전극의 입력으로 하고, 드레인전극이 상기 제 2 PMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터의 공통점과 연결되고 소오스전극이 접지에 연결되는 제 4 NMOS 트랜지스터를 구비한 것을 특징으로 하는 입력버퍼.
  3. 제1항에 있어서, 상기 풀업수단은 상기 위상반전된 출력신호들중 두 신호중 어느 하나를 게이트전극의 입력으로 하고, 소오스전극이 전원전압과 연결되는 제 1 풀업 트랜지스터 ; 상기 위상반전되는 두 신호중 다른 하나를 게이트전극의 입력으로 하고, 소오스전극이 상기 제 1 풀업 트랜지스터의 드레인전극과 연결되고, 드레인전극이 상기 버퍼수단의 입력전극에 연결되는 제 2 풀업 트랜지스터로 된 것을 특징으로 하는 입력버퍼.
  4. 제3항에 있어서, 상기 위상반전되는 두 신호를 사이에 위치하는 인버터는 홀수개로 이루어진 것을 특징으로 하는 입력버퍼.
  5. 제3항에 있어서, 상기 제 1 풀업 트랜지스터 및 제 2 풀업 트랜지스터는 각각 피모오스 트랜지스터로 된 것을 특징으로 하는 입력버퍼.
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