KR20010108290A - 절연층상의 실리콘(ｓｏｉ) 도미노 회로 내에서바이폴라를 제거하기 위한 방법 및 장치 - Google Patents
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Abstract
본 발명은 절연층상의 실리콘(SOI) 도미노 회로 내에서 바이폴라를 제거하기 위한 방법 및 장치에 관한 것으로서, 본 발명에 따른 절연층상의 실리콘(SOI) 도미노 회로 내에서 바이폴라를 제거하기 위한 장치는 도미노 SOI 전계 효과 트랜지스터(402)를 포함하고 있다. 상기 도미노 SOI 전계 효과 트랜지스터(402)에는 하나의 입력이 접속되고 있다. 또한, 상기 도미노 SOI 전계 효과 트랜지스터(402)에는 사전 방전 소자가 접속되고 있다. 상기 사전 방전 소자는 SOI 기생 바이폴라 트랜지스터가 동작되지 않도록 상기 도미노 회로의 프리차지 모드의 기간중에 동작되고 있다. 본 발명의 특징에 따른 동적 입력 회로(300)는 그 입력단이 상기 도미노 SOI 전계 효과 트랜지스터(402)에 접속된다. 상기 동적 입력 회로(300)의 출력은 프리차지 모드의 기간중에 로우 상태가 설정된다. 상기 동적 입력 회로(300)의 출력값은 평가 모드의 기간중에 그 입력값에 대응한다. 상기 동적 입력 회로(300)의 출력은 상기 사전 방전 소자를 게이트 제어하기 위해 사용된다.
Description
절연층상의 실리콘(SOI) 기술은 디지털 논리 회로의 성능을 향상시키기 위해서 널리 이용되고 있는 개선된 실리콘 기술이다. 이 SOI 기술을 이용함으로써 설계자들은 전체 소비 전력을 감소시키면서 디지털 논리 집적 회로의 속도를 증가시킬 수 있다. 이러한 SOI 기술을 이용하는 이점은 적은 전력으로 동작하는 한층 복잡하고 고속인 컴퓨터 집적 회로의 개발로 유도될 수 있다.
상보형 금속 산화물 반도체(CMOS)의 복합 도미노 논리(CDL; compound domino logic) 회로 또는 도미노 회로가 공지되어 있다. 이 CMOS 도미노 회로는 복수 개의 입력 신호에 응답하여 논리 출력 신호를 공급하는 NOR 기능 또는 NAND 기능과 같은 논리 기능을 제공한다. 대부분의 도미노 회로들은 그 출력이 소정의 논리 상태로 진행되는 중간 노드를 프리차지하도록 클록되는 P채널 전계 효과 트랜지스터를 포함하고 있다.
도 1에 도시된 바와 같이, SOI 반도체는 이산화규소(SiO2) 또는 유리 등의 절연체의 상부에 배치된 얇은 실리콘층과, 이 구조물의 상부에 설치되는 MOS 트랜지스터를 포함하고 있다. 절연층의 상부에 MOS 트랜지스터를 구성하는 주요 이점으로는 트랜지스터의 내부 용량을 감소시키는 데에 있다. 이와 같은 이점은 실리콘 기판과 트랜지스터로서 동작하기 위해 반도체 소자에 대해 필요한 불순물과의 사이에 절연체 산화물층을 배치함으로써 달성된다. 트랜지스터의 내부 용량을 감소시키면, 그 동작 속도가 증가된다. 이 SOI 기술을 이용하는 것에 의하여 고속 MOS 트랜지스터는 고속 전자 소자용 고성능 반도체를 제조할 수 있다.
도 1 및 도 2를 참조하면, SOI FET 및 기생 바이폴라 소자가 도시되고 있다. 이 SOI FET에서는 소위 바이폴라 방전과 같은 문제가 나타날 수 있다. MOS 트랜지스터를 SOI 층의 상부에 배치하는 고유 결함은 상기 MOS 트랜지스터가 도 2에 도시된 바와 같이 기생 NPN 바이폴라 접합 트랜지스터와 실제로 평행하게 배치되어 있는 점에 있다. MOS 트랜지스터를 통하여 충분한 전류가 통과되면, 상기 기생 NPN 바이폴라 접합 트랜지스터는 도통(턴온)된다. 이와 같은 상황하에서는 소위 바이폴라 방전이라고 하는 원하지 않는 효과가 초래됨과 동시에, 상기 MOS 트랜지스터의 성능을 저하시키게 된다.
통상적으로, 기생 바이폴라 동작에 의해서는 바이폴라 트랜지스터의 베이스가 접지 전위로 항상 유지되기 때문에 상기 바이폴라 트랜지스터를 턴오프 상태로유지시키는 종래의 대부분의 NMOS 트랜지스터 내에서 자체적으로 표시되지는 않게 된다. SOI FET에 있어서, MOS FET 소자의 본체(B), 또는 바이폴라 트랜지스터의 베이스는 플로팅 상태이고, MOS FET의 드레인(D) 단자와 소스(S) 단자의 양쪽이 고전위로 유지되고 있을 때 유도되는 접합 누설에 의해 하이 상태로 충전될 수 있다. 후속해서, 상기 MOS FET의 소스(S) 단자가 저전위로 낮아지면, 베이스 영역(B) 내의 트랩된 전하는 기생 베이스 전류로서 사용 가능하게 된다. 상기 기생 베이스 전류에 의해서 바이폴라 트랜지스터를 동작시키고, MOS FET의 드레인 단자에서 콜렉터 전류를 생성한다. 상기 바이폴라 접합 트랜지스터 내에서 이와 같은 콜렉터 전류 흐름 또는 바이폴라 방전은, 그와 같은 방전이 동적 회로(dynamic circuit)의 드레인 노드 상에서 의도되지 않은 전하의 손실을 초래하기 때문에, 바람직한 현상은 아니다. 그와 같은 바이폴라 방전에 의해서는 MOS SOI FET 소자의 성능을 감소시키고, 또한 논리 회로가 오동작 값을 출력할 수 있는 동적 회로의 기능적인 고장을 초래할 수도 있다.
고속의 CMOS 회로에서는 트랜지스터의 게이트 속도를 향상시키기 위해서 프리차지를 이용하는 도미노 회로 기술을 종종 채용하고 있다. 회로 노드는 특정 레벨로 각각의 클록 사이클 기간중에 프리차지되고 있다. SOI FET에 있어서의 문제점은 기생 바이폴라 트랜지스터가 프리차지 회로 노드의 바이폴라 방전을 초래할 수 있다고 하는 점이다.
근래, 기생 바이폴라 트랜지스터의 효과를 제거하거나 또는 프리차지된 SOI 도미노 회로 내에서 바이폴라 제거의 필요성이 요구되고 있다.
발명의 개요
본 발명의 제1 목적은 개량된 절연층상의 실리콘(SOI) 도미노 회로를 제공하는 데에 있다. 본 발명의 제2 목적은 부정적인 영향 등을 실질적으로 해소할 수 있는 동시에, 종래 기술의 장치에 있어서의 많은 결점들을 극복할 수 있는 SOI 도미노 회로를 제공하는 데에 있다.
본 발명은 절연층상의 실리콘(SOI) 도미노 회로 내에서 바이폴라를 제거하기 위한 방법 및 장치를 제공하는 것에 관한 것이다. 절연층상의 실리콘(SOI) 도미노 회로 내에서 바이폴라를 제거하기 위한 장치는 도미노 SOI 전계 효과 트랜지스터를 포함하고 있다. 상기 도미노 SOI 전계 효과 트랜지스터에는 하나의 입력이 접속되고 있다. 또한, 상기 도미노 SOI 전계 효과 트랜지스터에는 사전 방전 소자(predischarging device)가 접속되어 있다. 상기 사전 방전 소자는 SOI 기생 바이폴라 트랜지스터가 동작되지 않도록 도미노 회로의 프리차지 모드의 기간중에 동작되고 있다.
본 발명의 특징에 따르면, 상기 절연층상의 실리콘(SOI) 도미노 전계 효과 트랜지스터에는 동적 입력 회로(dynamic input circuit)의 입력이 접속된다. 상기 동적 입력 회로의 출력은 프리차지 모드의 기간중에 로우 상태로 설정된다. 이 동적 입력 회로의 출력은 평가 모드의 기간중에 그 입력에 대응한다. 상기 동적 입력 회로의 출력은 상기 사전 방전 소자를 게이트 제어하기 위해 사용된다.
본 발명의 전술한 목적 및 기타의 목적과 장점은 첨부한 도면을 참조하여 이하의 본 발명의 양호한 실시예의 상세한 설명으로부터 보다 명확히 이해할 수 있을것이다.
본 발명은 SOI(Silicon-On-Insulator: 절연층상의 실리콘 - 실리콘 단결정의 웨이퍼를 사용한 반도체를 의미함) 도미노 회로 내에서 바이폴라를 제거하기 위한 방법 및 장치에 관한 것이다.
도 1은 종래의 절연층상의 실리콘(SOI) N채널 전계 효과 트랜지스터(NFET)를 예시하는 단면도이다.
도 2는 바이폴라 접합 트랜지스터를 포함한 도 1의 종래의 절연층상의 실리콘(SOI) N채널 전계 효과 트랜지스터(NFET)를 예시하는 개략도이다.
도 3은 양호한 실시예의 프리차지된 동적 게이트 회로를 예시하는 개략도이다.
도 4는 양호한 실시예의 절연층상의 실리콘(SOI) 도미노 회로 내에서 바이폴라 제거를 위해 제공된 도 3의 프리차지된 동적 게이트 회로를 예시하는 개략도이다.
도 5는 양호한 실시예의 동적 버퍼 회로를 예시하는 개략도이다.
도 6은 양호한 실시예의 절연층상의 실리콘(SOI) 도미노 회로 내에서 바이폴라 제거를 위해 제공된 도 5의 프리차지된 동적 버퍼 회로를 예시하는 개략도이다.
도 7은 양호한 실시예의 절연층상의 실리콘(SOI) 도미노 회로 내에서 바이폴라 제거를 위한 다른 동적 논리 회로를 예시하는 개략도이다.
이하, 도면을 참조하면, 도 3에는 양호한 실시예의 참조 번호 300에 의해 일반적으로 설계되는 프리차지된 동적 게이트 회로가 개략적으로 도시되어 있다. 도 4에는 양호한 실시예의 참조 번호 400에 의해 일반적으로 설계되는 절연층상의 실리콘(SOI) 도미노 회로 내에서 바이폴라 제거를 위해 사용되는 프리차지된 동적 게이트 회로(300)가 개략적으로 도시되어 있다.
프리차지된 동적 게이트 회로(300)는 N채널 전계 효과 트랜지스터(NFET) (302)와, P채널 전계 효과 트랜지스터(PFET)(304)를 포함하고 있다. 로우 클록(low CLK) 신호에 의해 클록 게이트 제어된 NFET(302)를 턴오프시키고, PFET(304)를 턴온시킨다. 하이 클록(high CLK) 신호에 의해 클록 게이트 제어된 NFET(302)를 턴온시키고, PFET(304)를 턴오프시킨다. 클록 신호가 로우(low) 상태일 때, 프리차지된 동적 게이트 회로(300)의 출력(OUT) 신호는 입력(IN) 신호와 무관하게 로우이다. 클록 신호가 하이(high) 상태일 때, 상기 프리차지된 동적 게이트 회로(300)의 출력 신호는 입력 신호와 동일하게 된다.
도 4에서, 절연층상의 실리콘(SOI) 도미노 회로는 전원 전압(VDD)과 프리차지 노드(XPRE)의 사이에 각각 결합된 클록 프리차지 P채널 전계 효과 트랜지스터(PFET)(402)와, 제2의 P채널 전계 효과 트랜지스터(PFET)(404)를 포함하고 있다. 인버터(406)는 프리차지 노드(XPRE)와 제2 PFET(404)의 게이트 사이에 결합되어 있다. PFET(402)의 게이트는 클록 신호(CLK)를 수신한다. PFET(402, 404)의 소스에는 양의 전원 전압(VDD)에 접속된다. PFET의 드레인은 프리차지 노드(XPRE)에 접속된다. 상기 프리차지 P채널 전계 효과 트랜지스터(PFET)(402)는 프리차지 모드의 기간중에 프리차지 노드(XPRE)를 하이 또는 하나의 레벨로 프리차지시키기 위해 로우 클록 사이클로 턴온시킨다. 상기 프리차지 P채널 전계 효과 트랜지스터(PFET)(402)는 평가 모드의 기간중에 하이 클록 사이클로 턴오프시킨다.도미노 회로는 PFET(408)와, 상기 전원 전압(VDD)과 접지단과의 사이에 접속된 N채널 전계 효과 트랜지스터(NFET)(410)를 포함하고 있다. 상기 프리차지 노드(XPRE)는 PFET(408) 및 NFET(410)의 게이트에 접속되어 있다. 상기 PFET(408) 및 NFET(410)의 각각의 드레인 및 소스의 접속단에는 출력(OUT)으로 명칭이 붙여진 라인에서 SOI 도미노 회로의 출력을 제공한다.
도미노 회로는 상기 프리차지 노드(XPRE)와 클록 제어된 NFET(430)의 소스 노드(NCLK)의 사이에 직렬 접속된 NFET(412, 414; 416, 418; 420, 422; 424, 426)의 복수 개의 스택을 포함하고 있다. 각각의 사전 방전된 PFET(432, 434, 436, 438)는 접지단과 각각의 직렬 접속된 NFET(412, 414; 416, 418; 420, 422; 424, 426)의 소스 및 드레인 접속단 또는 X0, X1, X2 및 X3으로 명칭이 붙여진 노드의 사이에 접속되어 있다. 상기 사전 방전된 PFET(432, 434, 436, 438)는 입력(A0, A1, A2, A3)을 결합하는 각각의 프리차지된 동적 게이트 회로(300)의 출력에 의해 게이트 제어된다. 상기 사전 방전된 PFET(432, 434, 436, 438)의 목적은 상기 SOI NFET에서 바이폴라 방전 문제를 제거하기 위해 배치되고 있다.
본 발명의 특징에 따르면, 바이폴라 기생과 관련된 문제점은 SOI 바이폴라 소자가 결코 턴온할 수 없는 것을 확인하는 것에 의해 제거된다. 양호한 실시예의 회로는 이 회로가 턴온 가능하도록 이 기생 트랜지스터의 베이스 상에 충분한 전압이 제공되지 않는 것을 보장한다. 상기 사전 방전된 PFET(432, 434, 436, 438)를 이용하는 접지단으로의 특정 확산을 방전하는 것은 충분한 베이스 전압이 존재하지 않는 것을 보장한다. 상기 사전 방전된 PFET(432, 434, 436, 438)는 클록(CLK)이로우인 상태로 프리차지 모드의 기간중에 턴온된다.
프리차지 모드의 기간중에 입력 클록(CLK)이 로우 상태로 동작하면, 프리차지 노드(XPRE)는 하이 상태로 충전된다. 상기 프리차지 모드의 기간중에 프리차지된 동적 게이트 회로(300)의 출력에 의해 제공되는 모든 입력은 로우 상태가 된다. 이와 같은 프리차지 모드의 기간중에 상기 사전 방전된 PFET(432, 434, 436, 438)는 노드(X0, X1, X2 및 X3)를 상기한 접지단의 P채널 임계치 전압으로 능동 방전시킨다. 그 결과, NFET(412, 416, 420, 424)의 본체 전압은 이 NFET(412, 416, 420, 424)의 대응하는 기생 바이폴라 NPN 트랜지스터를 동작시키기 위해 충분히 하이 상태로 설정하는 것은 불가능하다. 그에 따라 프리차지 노드(XPRE)는 의도되지 않은 방전으로부터 보호된다.
도 5를 참조하면, 본 발명의 양호한 실시예의 참조 번호 500에 의해 일반적으로 설계되는 동적 버퍼링 회로가 도시되어 있다. 도 6에는 본 발명의 양호한 실시예의 절연층상의 실리콘(SOI) 도미노 회로(600)에서 바이폴라 제거를 위해 사용된 동적 버퍼링 회로(500)가 예시되어 있다. 상기 프리차지된 동적 게이트 회로(300)는 유사한 문제점을 해결하기 위해 동적 버퍼링 회로(500)로서 매우 유사한 방식으로 동작한다. 도 6에 있어서, SOI 도미노 회로(400)에 사용되는 동일한 참조 번호는 SOI 도미노 회로(600)의 유사하거나 동일한 구성 부품의 용도로 사용되고 있다.
동적 버퍼링 회로(500)는 비도미노 논리 블록으로부터 입력되는 입력의 경우를 유사하게 지정하는데, 도미노 회로의 프리차지 모드의 기간중에 하이 상태로 설정될 수 있다. 동적 버퍼링 회로(500)는 관련 입력이 새로운 도미노 블록의 평가 스택(504)의 하부 NFET 소자(502)로 입력되는 도미노 블록으로서 배치된다. 동적 버퍼링 회로(500)가 도미노 회로이기 때문에, 그 출력은 프리차지 모드의 기간중에 로우 상태 또는 하강 레벨 상태로 설정될 수 있다. 평가 스택(504)은 전원 전압(VDD)과 접지단의 사이에 입력 게이트 제어된 NFET(502)와 직렬 접속된 클록 제어된 PFET(506) 및 NFET(508)를 포함한다. 프리차지 PFET(510)는 프리차지 노드(PRE)의 사이에 접속되어 있다. 동적 버퍼링 회로(500)는 전원 전압(VDD)과 접지단의 사이에 접속된 PFET(512) 및 N채널 FET(NFET)(514)를 포함한다. 프리차지 노드(PRE)는 PFET(512) 및 NFET(514)의 게이트에 접속되어 있다. 상기 PFET(512) 및 NFET(514)의 각각의 드레인 및 소스의 접속단에는 동적 버퍼링 회로(500)의 출력을 제공한다.
CLK = 0 인 경우, 동적 버퍼링 회로(500)는 이 회로를 통과하는 IN 신호를 정지시키고, OUT 신호를 로우 상태로 설정한다. 그러나, CLK = 1 인 경우에는 OUT 신호를 IN 신호와 동일하게 설정한다. 프리차지 상태의 기간 중에는 도미노 게이트로의 모든 입력 신호에 대해서 전혀 개의치 않고 처리되기 때문에, CLK = 0 인 경우, 회로의 정면에 동적 버퍼링 회로(500)를 부가함으로써 이러한 문제점을 해결하게 된다. 이하, 프리차지 상태의 기간 중에 사전 방전된 소자인 PFET(432, 434, 436, 438)를 동작 가능하도록 턴온시키는 프리차지 기간중에 모든 입력 신호는 로우 상태로 설정된다.
도 7에는 본 발명의 양호한 실시예의 참조 번호 700에 의해 일반적으로 설계되는 다른 절연층상의 실리콘(SOI) 도미노 회로가 개략적으로 도시되어 있다. SOI 도미노 회로(700)는 적은 수의 트랜지스터로 구성되며, 전술한 실시예의 SOI 도미노 회로(400, 600)보다도 다소 고속인 회로이다. 이 SOI 도미노 회로는 전원 전압(VDD)과 프리차지 노드(YPRE)의 사이에 결합된 한쌍의 프리차지 PFET(702, 704)를 포함하고 있다. PFET(706) 및 NFET(708)는 전원 전압(VDD)과 접지단의 사이에 프리차지 노드(YPRE)에 접속된 게이트를 갖는다. PFET(706) 및 NFET(708)는 출력 OUT으로 명칭이 붙여진 라인에 나타낸 SOI 도미노 회로(700)의 출력을 제공한다.
또한, 도 7에는 NFET(710)의 소스와 NFET(712)의 드레인의 접속단에서 노드(XC)가 바이폴라 기생 처리를 위해 PFET(714)에 의해 방전되므로서, 바이폴라 기생 처리를 제거하는 방법이 도시되어 있다. PFET(716)는 프리차지 기간중에 상부 평가 NFET(710)의 게이트를 항상 풀다운 상태로 설정하여, 스니크 경로(sneak path)를 제거한다. NFET(718)는 프리차지 기간중에는 동작 불능 상태이지만, 비도미노 논리 회로로부터 입력되는 A0 입력을 통과시키며, 클록의 평가 모드의 기간중에만 하이 또는 로우 상태로 설정할 수 있는 "통과 게이트(pass gate)"이다. NFET(718)는 바람직하게 로우 임계치 FET이지만, 이 NFET(718)의 입력에 의해서는 비율 회로를 구동시키지 못하기 때문에, 통과된 신호만이 전원 전압(VDD) - NFET(718)의 임계치 전압(Vt)에 도달하는 경우에는 전혀 문제가 되지 않는다. SOI 도미노 회로(700)는 3개의 FET(714, 716, 718)만을 사용하고, 입력단 A0를 통해 통과 게이트 NFET(718)를 통과해서 지연이 이루어진다. FET(714, 716, 718)에 의해형성된 입력 회로는 프리차지 모드의 기간중에 하강 레벨이 보장되지 않는 프리차지 도미노 회로로의 입력을 위해서만 필요로 된다. NFET(720, 722, 724, 728)에 의해 형성된 스택을 평가하기 위한 입력은 도미노 논리 회로로부터 입력될 수 있으며, 프리차지 모드의 기간 중에 로우 상태로 설정된다.
도 7에 있어서, A0는 양호한 실시예의 바이폴라 제거 입력 회로(700)를 갖는 일례로서 사용되고 있지만, 이 기술에서는 입력(A0, A1, A2) 중의 임의의 하나의 입력이 사용되거나 또는 모든 입력이 사용될 수도 있다. 동적 게이트 회로(300) 및 동적 버퍼 회로(500)가 프리차지 기간 중에 하강 레벨로 설정되는 것이 보장되지 않는 입력(A0, A1, A2)들 중의 임의의 하나 또는 모든 입력이 사용될 수 있음을 이해할 수 있을 것이다.
PFET(714, 716)를 대체해서 게이트에 인가된 반전 클록을 갖는 NFET가 사용될 수도 있음을 이해할 수 있을 것이다. 실제로, NFET(718)의 게이트가 접지단 상의 임계치 대신에 접지단에 견고하게 유지되는 것이 보장되기 위해서 NFET가 PFET(716)의 용도로 사용되면, 보다 안전한 설계가 이루어 질 수 있다. A0가 로우 상태 또는 하강 레벨인 경우, 클록(CLK)이 다시 하이 상태로 진행되면 평가 모드의 기간중에 접지단으로 신속하게 하강될 수 있음에 주목할 필요가 있다. PFET(716) 용도의 로우 임계치 PFET는 이 로우 임계치 PFET(716)의 임계치가 NFET(718)의 통상의 임계치 미만이 될 수 있도록 사용하기 위한 세심한 소자이다. NFET(718)의 소스에서의 작은 전압에 의해 바이폴라 기생과 관련된 문제를 발생시키지 않기 때문에 PFET(714)의 용도로 NFET와 PFET 중 어느 하나가 사용될 수도 있다.
본 발명의 원리를 PFET가 형성되는 도미노 논리 회로에도 적용할 수 있음을 이해할 수 있을 것이다.
비록 본 발명이 도면에 도시된 본 발명의 특정 실시예의 설명을 참조하여 설명하고 있지만, 본 발명은 전술한 설명에 개시된 사항으로 제한하고자 하는 것은 아니며, 당업자라면 첨부된 특허 청구의 범위에서 명시된 바와 같은 본 발명의 기술적 사상 또는 범위에서 벗어나지 않는 범위 내에서 여러 가지의 변형 및 수정이 가능함을 이해할 수 있을 것이다.
Claims (17)
- 절연층상의 실리콘(SOI) 도미노 회로 내에서 바이폴라를 제거하기 위한 방법에 있어서,도미노 SOI 전계 효과 트랜지스터에 접속된 방전 소자를 제공하는 단계와;상기 도미노 회로의 프리차지 모드 기간중에 상기 방전 소자를 동작시키는 단계를 포함하는 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 방법.
- 제1항에 있어서, 상기 상기 도미노 회로의 프리차지 모드 기간중에 상기 방전 소자를 동작시키는 단계는, 동적 회로를 통하여 상기 도미노 SOI 전계 효과 트랜지스터에 하나의 입력을 접속하는 단계와, 상기 동적 회로의 출력을 이용하여 상기 방전 소자를 동작시키는 단계를 포함하고, 상기 동적 회로는 상기 프리차지 모드 기간중에 로우 출력을 제공하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 방법.
- 제2항에 있어서, 상기 동적 회로는 평가 모드의 기간중에 상기 입력에 대응하는 출력을 제공하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 방법.
- 제3항에 있어서, 상기 동적 회로용 동적 게이트 회로를 제공하는 단계를 포함하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 방법.
- 제4항에 있어서, 한쌍의 전계 효과 트랜지스터에 의해 형성된 동적 게이트 회로를 제공하는 단계를 포함하고,상기 한쌍의 전계 효과 트랜지스터 중의 하나의 게이트 제어된 전계 효과 트랜지스터를 상기 입력과 상기 도미노 SOI 전계 효과 트랜지스터의 사이에 접속하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 방법.
- 제5항에 있어서, 상기 게이트 제어된 전계 효과 트랜지스터를 방전시키기 위해 상기 한쌍의 전계 효과 트랜지스터 중의 다른 전계 효과 트랜지스터를 제공하는 단계를 포함하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 방법.
- 제3항에 있어서, 상기 동적 회로용 동적 버퍼 회로를 제공하는 단계를 포함하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 방법.
- 제7항에 있어서, 상기 동적 회로용 동적 버퍼 회로를 제공하는 단계를 포함하고, 상기 동적 버퍼 회로는 도미노 논리 블록을 포함하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 방법.
- 절연층상의 실리콘(SOI) 도미노 회로 내에서 바이폴라를 제거하기 위한 장치에 있어서,도미노 SOI 전계 효과 트랜지스터와;상기 도미노 SOI 전계 효과 트랜지스터에 접속된 입력과;상기 도미노 SOI 전계 효과 트랜지스터에 접속된 사전 방전 소자를 포함하고,상기 사전 방전 소자는 상기 도미노 회로의 프리차지 모드 기간중에 동작되는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 장치.
- 제9항에 있어서, 상기 사전 방전 소자는 상기 도미노 회로의 평가 모드의 기간중에 턴온되는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 장치.
- 제9항에 있어서, 상기 사전 방전 소자를 동작시키기 위해 사용되는 동적 회로를 포함하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 장치.
- 제11항에 있어서, 상기 동적 회로는 동적 게이트 회로를 포함하고, 상기 동적 게이트 회로는 상기 입력을 상기 도미노 SOI 전계 효과 트랜지스터에 접속하는 제1 전계 효과 트랜지스터를 포함하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 장치.
- 제12항에 있어서, 상기 동적 게이트 회로는 상기 제1 전계 효과 트랜지스터와 접지단의 사이에 접속된 제2 전계 효과 트랜지스터를 포함하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 장치.
- 제11항에 있어서, 상기 동적 회로는 동적 버퍼 회로를 포함하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 장치.
- 제14항에 있어서, 상기 동적 버퍼 회로는 도미노 논리 블록을 포함하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 장치.
- 제11항에 있어서, 상기 동적 회로는 상기 프리차지 모드 기간중에 로우 출력을 제공하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 장치.
- 제11항에 있어서, 상기 동적 회로는 상기 평가 모드 기간중에 상기 입력을 상기 도미노 SOI 전계 효과 트랜지스터에 접속하는 것인 SOI 도미노 회로 내에서 바이폴라를 제거하기 위한 장치.
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