KR0135804B1 - 실리콘 온 인슐레이터(soi) 트랜지스터 - Google Patents

실리콘 온 인슐레이터(soi) 트랜지스터

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KR0135804B1 KR1019940013258A KR19940013258A KR0135804B1 KR 0135804 B1 KR0135804 B1 KR 0135804B1 KR 1019940013258 A KR1019940013258 A KR 1019940013258A KR 19940013258 A KR19940013258 A KR 19940013258A KR 0135804 B1 KR0135804 B1 KR 0135804B1
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Abstract

신규한 SOI 트랜지스터가 개시되어 있다. SOI 트랜지스터의 소오스영역 또는 드레인영역의 어느 한쪽이나 양쪽 모두에 서로 다른 적어도 두가지의 전도체로 이루어진 헤테로구조체를 형성한다. 따라서, 종래의 SOI 트랜지스터에서 문제시되던 바이폴라-유도 브레이크다운 현상을 제거할 수 있다.

Description

실리콘 온 인슐레이트(SOI) 트랜지스터
제1도는 종래 방법에 의해 제조된 SOI 트랜지스터의 단면도.
제2도는 상기 제1도의 소오스, 채널 및 드레인영역을 확대하여 도시한 개략도.
제3도는 에릭 피. 베르 플러그 등이 제안한 SOI 트랜지스터의 단면도.
제4도는 본 발명의 원리를 설명하기 위한 에너지 밴드 도면.
제5도는 본 발명의 제1실시예에 의한 SOI 트랜지스터의 단면도.
제6도는 본 발명의 제2실시예에 의한 SOI 트랜지스터의 단면도.
제7도는 본 발명의 제3실시예에 의한 SOI 트랜지스터의 단면도.
제8도는 본 발명의 제4실시예에 의한 SOI 트랜지스터의 단면도.
*도면의 주요부분에 대한 부호의 설명*
10,50,100 : 실리콘기판12,52,102 : 매몰 절연층
14,54,104 : 게이트산화막16,56,106 : 게이트
58a : n+실리콘층58b : p+실리콘층
108a,108c,110a,110c : 실리콘영역108b,110b : Si1-XGeX영역
22,62,112 : 채널영역
본 발명은 실리콘 온 인슐레이터(Silicon On Insulator; 이하 SOI라 한다) 트랜지스터에 관한 것으로, 특히 바이폴라-유도 브레이크다운(Bipolar-Induced Breakdown) 현상을 제거할 수 있는 SOI 트랜지스터에 관한 것이다.
SOI는 보다 효과적으로 실리콘기판 상에 형성되는 반도체 소자들을 상호 분리하는 기술로서, 접합분리(Junction Isolation) 기술보다 빛에 강하고 높은 공급전압에 강한 특성을 나타낸다. 또한 일반적으로, 벌크 실리콘 상에 형성된 트랜지스터보다 SOI 상에 형성된 트랜지스터가 결과적으로 요구하는 공정수가 작으며, IC칩 내에 형성된 트랜지스터들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 이점이 있다. 이러한 트랜지스터를 SOI 트랜지스터라고 하는데, SOI 트랜지스터는 상술한 특성외에도 문턱 기울기(Threshold slope)가 크며, 2V까지 저전압하는 경우에도 특성의 저하가 별로없는 장점을 가진다. 또한, 소자열화를 유발하기 어려운 구조로 제작할 수 있기 때문에 높은 수율도 기대할 수 있다.
제1도는 통상적인 SOI 트랜지스터의 단면도이고, 제2도는 상기 제1도에 도시된 SOI 트랜지스터 소오스, 드레인 및 채널영역을 확대하여 도시한 개략도이다.
제1도 및 제2도는 참조하면, 실리콘기판(10) 상에는 산화층과 같은 매몰 절연층(12)이 약 3,000Å 이상의 두께로 형성되고, 그 위에는 약 1,000Å 두께를 갖는 실리콘층이 형성된다. 상기 실리콘층은 선택적으로 불순물 이온이 주입되어, 각각 소오스(18), 드레인(20) 및 채널(22) 영역을 구성하게 된다. 여기서, 상기 실리콘층은 충분히 얇은 두께를 가지게 되어 채널영역이 완전히 공핍(Depeletion)되는 특성을 갖는 트랜지스터가 형성된다. 트랜지스터의 게이트(16)는 상기 채널영역(22) 상에 게이트산화막(14)을 개재하여 형성된다. 여기서, 참조부호 30은 기판전극을 나타낸다.
상기 SOI 트랜지스터의 동작은 다음과 같다.
드레인전극(28)에 소오스전극(26) 보다 높은 전압을 가하게 되면, 채널방향의 전계(Electric fied)가 드레인영역(20) 근방(X 표시)에서 현저하게 커지기 때문에, 소오스전극(26)으로부터 소오스(18) 및 채널(22)영역을 거쳐서 드레인영역(20)으로 흐르는 전자(electron; ⓔ)는 이 강한 전계에 가속되어 쉽게 고에너지(High energy) 상태가 된다. 이러한 고에너지 상태의 전자(ⓔ)는 드레인영역(20) 근방에서 실리콘 격자와 충돌하여 사태( avalanche)적으로 다량의 전자(ⓔ)-정공(hole; ⓗ)쌍을 발생시킨다.
이와 같이 충돌전리(Impact Ionixation)에 의해 발생한 전자와 정공 중에서, 전자(ⓔ)는 높은 드레인 전계에 이끌려 드레인영역(20)으로 유입되어 드레인 전류의 일부가 된다. 이에 반하여, 정공(ⓗ)은 높은 전위장벽에 의해 드레인영역(20)으로 유입되지 못하고 드레인 근방의 채널영역(22)에 누적된다. 또한, 이 누적된 정공(ⓗ)은 소오스 영역(18)와 채널영역(22) 사이의 전위장벽 역시 넘지 못하여 채널영역(22)에 계속 누적되게 된다. 이와 같이 누적된 정공(ⓗ)에 의해 채널영역(22)과 드레인영역(20)이 접하는 부근에 중성(neutral) 영역이 형성되어 바이폴라 트랜지스터 베이스(base) 역할을 하게 된다. 이에따라, 누적된 정공(ⓗ)은 바이폴라 트랜지스터의 베이스 전류로 작용하여, 소오스영역(18)에서 더 많은 전자(ⓔ)를 유도하여 채널영역(22)으로 끌어들인다. 계속해서, 이러한 전자(ⓔ)들은 드레인영역(20) 근방에서 강한 전계에 의해 가속되어 충돌전리에 의해 더 많은 전자-정공 쌍을 발생시키고, 채널영역(22)에 다시 정공(ⓗ)들을 누적시킨다. 결국, 이 정공(ⓗ)에 의한 정공 전류는 소오스영역(18)으로부터 주입되는 전자(ⓔ)를 더욱 증가시키는 정귀환을 초래하여, 소오스(18)와 드레인(20)간이 브레이크다운되게 된다.
이와 같은 바이폴라-유도 브레이크다운 현상은 SOI 트랜지스터의 치명적인 결함으로 알려져 있다. 한편, 에릭 피. 베르 플러그(Eric P. Ver Ploeg) 등은 기생 바이폴라 트랜지스터 효과를 제거할 수 있는 이중(Dual) 소오스 SOI 트랜지스터를 제안하였다(참조문헌:IEDM'92, Eliminatin of Bipolar-Induced Breakdown in Fully-Depleted SOI MOSFETs).
제3도는 상기 에릭 피 베르 플러그등이 제안한 이중 소오스 SOI 트랜지스터의 단면도로서, n-채널 SOI 트랜지스터를 도시한 것이다.
제3도를 참조하면, 실리콘기판(50) 상에 매몰 절연층(52)을 개재하여 형성된 얇은 실리콘층에는, n+드레인영역(60)과 채널영역(62), 그리고 n+실리콘층(58a)과 p+실리콘층(58b)으로 이루어진 이중구조의 소오스영역이 형성된다. 상기 소오스영역이 p+실리콘층(58b)은 드레인영역(60) 근방에서 충돌전리에 의해 발생하는 정공들을 수집한다. 따라서, 정공들이 채널영역(62)에 누적되지 않기 때문에 바이폴라-유도 브레이크다운을 제거할 수 있다.
그러나, 상술한 방법은 다음과 같은 문제점들을 갖는다.
첫째, 고집적 회로에서 사용되는 SOI 트랜지스터는 쇼트-채널 효과를 개선시키기 위하여 매몰 절연층(52) 위에 형성되는 실리콘층의 두께를 감소시켜야 한다. 이와 같이 얇은 실리콘층에 n+실리콘층(58a)과 p+실리콘층(58b)을 형성하는 것이 매우 어렵다.
둘째, 상기 n+실리콘층(58a)과 p+실리콘층(58b)에 의해 기생 커패시턴스가 증가하고, n+실리콘층(59a)의 농도저하로 인하여 기생저항이 증가한다. 또한, n+실리콘층(58a)과 p+실리콘층(58b) 사이의 접합(Junction) 브레이크다운이 발생할 수 있다.
따라서, 본 발명의 목적은 상술한 종래의 문제점들을 해결할 수 있는 SOI 트랜지스터를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 절연층을 개재하여 형성되며, 트랜지스터 제1 및 제2불순물영역과 채널영역을 포함하는 실리콘층을 갖는 실리콘 온 인슐레이터 트랜지스터에 있어서, 상기 트랜지스터의 제1불순물영역은, 서로 다른 적어도 두가지의 전도체로 이루어진 것을 특징으로 하는 SOI 트랜지스터를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1불순물영역을 구성하는 서로 다른 적어도 두가지의 전도체들은 서로 다른 에너지 밴드갭을 갖는 물질로 이루어진다. 상기 제1불순물영역을 구성하는 서로다른 적어도 두가지의 전도체중 어느 하나는 Si1-XGeX층인 것이 바람직하다.
상기 트랜지스터의 제2불순물영역은, 상기 제1불순물영역과 마찬가지로 서로 다른 도전형의 적어도 두가지의 전도체로 이루어질 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 절연층을 개재하여 형성되며, 트랜지스터의 제1 및 제2불순물영역과 채널영역을 포함하는 실리콘층을 갖는 실리콘 온 인슐레이터 트랜지스터에 있어서, 상기 트랜지스터의 제1불순물영역은 Si1-XGeX으로 이루어진 것을 특징으로 하는 실리콘 온 인슐레이터 트랜지스터를 제공할 수도 있다.
본 발명은, SOI 트랜지스터의 소오스영역 또는 드레인영역의 어느 한쪽이나 양쪽 모두에 헤테로 구조체(Heterostructure)를 사용함으로써, 바이폴라-유도 브레이크다운 현상을 제거할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
제4도는 본 발명의 원리를 설명하기 위한 에너지 밴드도면이다. 여기서, 참조부호 S는 소오스영역, CH는 채널영역, 그리고 D는 드레인영역을 나타낸다. 참조부호 1은 페르미 레벨(Fermi level)을 나타내고, 2,3,4는 각각, 소오스, 채널 및 드레인의 전도대(Conduction band)를 나타낸다. 참조부호 5a는 소오스의 제1가전자대(Valance band), 5b는 소오스의 제2가전자대를 나타내고, 6는 채널의 가전자대를 나타낸다. 참조부호 7a는 드레인의 제1가전자대, 7b는 드레인의 제2가전자대를 나타낸다.
제4도를 참조하면, 서로 다른 전도체를 사용하여 소오스영역(S)과, 드레인영역(D)의 제2가전자대(5b,7b)들을 각각, y만큼의 양을 줄여서 제1가전자대(5a,7a)들로 만든다. 이에 따라, 채널영역(CH)에서의 정공이 바라보는 전위장벽의 높이가 상기 y만큼 줄어들게 되어 소오스영역(S) 또는 드레인영역(D)으로 유입된다. 즉, 채널영역(CH)과 드레인영역(D)의 계면(또는 채널영역(CH)과 소오스영역(S)의 계면)에서 강한 전계로 인해 발생한 정공들이 채널영역(CH)으로 유입되고 채널영역(CH)의 전계를 따라 소오스영역(S)(또는 드레인영역(D))으로 흡수됨으로써, 채널영역(CH)의 정공 누적을 줄여 정공전류에 의한 바이폴라-유도 브레이크다운을 제거한다.
제5도는 본 발명의 제1실시예에 의한 SOI 트랜지스터의 단면도이다.
제5도를 참조하면, 통상의 ZMR(Zone-Melting and Recrystallization)방법, SIMOX(Seperation by IMplanted OXygen)방법 또는 웨이퍼 본딩(Wafer bonding)방법에 의해 실리콘기판(100), 매몰 절연층(102) 및 실리콘층으로 이루어진 SOI 웨이퍼를 제조하다. 이때, 상기 매몰 절연층(102)은 산화물과 같은 절연물질로 형성하며, 그 두께는 약 3,500Å 정도가 바람직하다. 상기 실리콘층은 약 1,000Å의 두께를 갖도록 형성한다. 이어서, 건식 식각방법으로 상기 실리콘층을 소정깊이로 식각하여 약 200Å 두께의 제1실리콘영역만을 남긴다. 다음에, 통상의 분자빔 에피택시(Molecular Beam Epitaxy; 이하 MBE라 한다) 방법 또는 화학기상증착(Chemical Vapor Deposion; 이하 CVD라 한다) 방법에 의해 상기 제1실리콘영역 상에 Si1-XGeX영역 및 제2실리콘영역을 각각, 100Å과 700Å의 두께로 차례로 형성한다. 여기서, 상기 Si1-XGeX영역의 두께는 최대 임계 두께에 의해 결정되며 x=0.4인 경우 그 두께는 200Å 미만이어야 한다(참조문헌:IEEE J. Quantum Electronics Vol. QE-22, No.o, pp. 1696-1710. Sep. 1986, Physics and Applications of GeXSi1-X/Si Strained-Layer Heterostrucetures).
이어서, 건식 식각방법에 의해 채널이 형성될 영역의 상기 제2실리콘영역, Si1-XGeX영역 및 제1실리콘영역을 제거한다. 이때, 상기 제1실리콘영역만을 남길 수도 있다. 다음에, CVD방법에 의해 상기 결과물 상에 실리콘막을 침적하고, 이를 에치백한다. 그 결과, 채널이 형성될 영역에만 실리콘막이 매립됨으로써 채널 영역(122)이 형성된다.
다음에, 상기 채널영역(112)이 형성된 결과물 상에 열산화 공정을 실시하여 게이트절연막(104)을 약 100Å의 두께로 형성한다. 이어서, 상기 게이트절연막(104) 상에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 약 3,000Å의 두께로 침적하고, 이를 리소그라피 공정으로 패터닝함으로써 게이트(106)를 형성한다. 다음에, 상기 게이트(106)를 마스크로 사용하여 상기 채널영역(112)이 형성되어 있는 SOI 웨이퍼에, 예컨대 n+형 불순물 이온을 주입한다. 그 결과, 제1실리콘영역(108c), Si1-XGeX영역(108b) 및 제2실리콘영역(110c), Si1-XGeX(110b) 및 제2실리콘영역(110a)의 헤테로구조체로 이루어진 드레인영역이 형성된다.
상술한 제1실시예에 의해 제조된 SOI 트랜지스터의 동작원리는 다음과 같다.
먼저, 게이트전극(114), 소오스전극(116), 드레인전극(118) 및 기판전극(120)에 각각 일정한 전압을 가한다. 이때, 드레인전극(118)에는 소오스전극(116) 보다 높은 전압을 가한다. 이에 따라, 소오스전극(116)을 통해 채널영역(112)을 거쳐서 드레인전극(118)으로 전류가 흐르게 되며, 소오스영역(108a-c)과 채널영역(112) 또는 드레인영역(110a-c)과 채널영역(112)의 계면에서 강한 전계가 발생한다. 이때, 소오스의 Si1-XGeX영역(108b) 또는 드레인의 Si1-XGeX영역(110b)에 의해 채널영역(112)에서의 정공이 바라보는 전위장벽의 높이가 약 0.74x 만큼 낮아지기 때문에, 강한 전계에 의해 발생된 정공은 소오스의 Si1-XGeX영역(108b) 또는 드레인의 Si1-XGeX영역(110b)으로 흡수된다. 따라서, 상기 정공이 채널영역(112)에 누적되지 않으므로 바이폴라-유도 브레이크다운 현상이 나타나지 않는다.
제6도는 본 발명의 제2실시예에 의한 SOI 트랜지스터의 단면도이다.
제6도를 참조하면, 상기 제1실시예에서와 동일한 동일한 방법으로 실리콘기판(100), 매몰 절연층(102) 및 실리콘층으로 이루어진 SOI 웨이퍼를 제조한다. 이어서, 상기 SOI 웨이퍼상에, 통상의 MBE방법 또는 CVD방법에 의해 Si1-XGeX영역(108b,110b) 및 실리콘영역(108a,110a)을 각각 200Å 및 800Å의 두께로 형성한다. 다음에, 건식식각 공정에 의해 채널이 형성될 영역의 상기 Si1-XGeX영역 및 실리콘영역을 제거한 후, CVD 방법에 의해 상기 채널이 형성될 영역의 상기 Si1-XGeX영역 및 실리콘영역을 제거한 후, CVD방법에 의해 상기 채널이 형성될 영역에 실리콘을 침적한다. 그 결과, 채널이 형성될 영역에만 실리콘이 매립됨으로써 채널영역(112)이 형성된다. 이어서, 상기 제1실시예에서와 동일한 방법으로 게이트와 소오스 및 드레인영역을 형성한다.
상술한 제2실시예에 의해 제조된 SOI 트랜지스터에서는, 상기 제1실시예에서와 마찬가지로, 강한 전계에 의해 발생한 정공이 소오스의 Si1-XGeX영역(108b) 또는 드레인의 Si1-XGeX영역(110b)으로 흡수된다.
제7도는 본 발명의 제3실시예에 의한 SOI 트랜지스터의 단면도이다.
제7도를 참조하면, 상기 제1실시예에서는 제1실리콘영역(108c,110c) 상에 Si1-XGeX영역(108b,110b) 및 제2실리콘영역(108a,110a)을 각각 100Å와 700Å의 두께로 형성한 반면, 제3실시예에서는 Si1-XGeX영역(108b,110b)을 800Å의 두께로 형성한다. 이어서, 제1실시예에서와 동일한 방법으로 채널영역, 게이트, 소오스 및 드레인영역을 형성한다.
제8도는 본 발명의 제4실시예에 의한 SOI 트랜지스터의 단면도이다.
제8도를 참조하면, 상기 제1실시예에서와 동일한 방법으로 SOI 웨이퍼를 형성한 다음, 그 위에 게이트(104)를 형성한다. 이어서, 상기 게이트(104)를 마스크로 사용하여 SOI 웨이퍼의 실리콘층에 게르마늄(Ge)을 이온주입함으로써 Si1-XGeX영역(108b,110b)의 단일층을 형성한다. 계속해서, 예컨대 n+q불순물을 이온주입하여 소오스 및 드레인영역을 형성한다.
상술한 제4실시예에 의해 제조된 SOI 트랜지스터에 의하면, 소오스영역(108b)과 채널영역(112) 또는 드레인영역(110b)과 채널영역(112)의 계면에서 발생한 정공이 상기 채널영역(112)에 누적되지 않고 소오스영역(108b) 또는 드레인영역(110b)으로 흡수된다.
상술한 제1 내지 제4실시예에서는 SOI 트랜지스터의 소오스영역과 드레인영역을 동일하게 형성하였으나, 소오스영역 또는 드레인영역의 어느 한쪽에만 헤테로구조체를 형성할 수 있음은 물론이다.
이상 상술한 바와 같이 본 발명에 의하면, SOI 트랜지스터의 소오스영역 또는 드레인영역의 어느 한쪽이나 양쪽 모두에 헤테로구조체를 사용한다. 따라서, 채널영역과 소오스영역 또는 채널영역과 드레인영역의 계면에서의 강한 전계에 의해 발생되는 정공들이 채널영역에 누적되는 것을 방지함으로써, 바이폴라-유도 브레이크다운 현상을 제거할 수 있다.
또한, 실리콘영역 및 Si1-XGeX영역을 MBE방법이나 CVD방법에 의해 형성할 수 있으므로, 그 두께를 용이하게 조절할 수 있어 상기 제3도에서 설명한 종래방법의 문제점을 해결할 수 있다. 더욱이, 실리콘영역과 Si1-XGeX영역이 같은 도전형으로 도우핑되기 때문에, 상기 제3도의 종래방법에서 나타내는 재생 커패시턴스와 기생 저항의 증가 및 접합 브레이크다운 등의 문제가 발생하지 않는다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (6)

  1. 반도체기판 상에 절연층을 개재하여 형성되며, 트랜지스터의 제1 및 제2불순물영역과 채널영역을 포함하는 실리콘층을 갖는 실리콘은 인슐레이터 트랜지스터에 있어서, 상기 트랜지스터의 제1불순물영역은, 서로 다른 적어도 두가지의 전도체로 이루어진 것을 특징으로 하는 실리콘 온 인슐레이터 트랜지스터.
  2. 제1항에 있어서, 상기 제1불순물영역을 구성하는 서로 다른 적어도 두가지의 전도체들은 서로 다른 에너지 밴드 갭을 갖는 물질로 이루어진 것을 특징으로 하는 실리콘 온 인슐레이터 트랜지스터.
  3. 제1항에 있어서, 상기 트랜지스터의 제2불순물영역은, 서로 다른 도전형의 적어도 두가지의 전도체로 이루어진 것을 특징으로 하는 실리콘 온 인슐레이터 트랜지스터.
  4. 제1항에 있어서, 상기 제1불순물영역을 구성하는 서로 다른 적어도 두가지의 전도체중 어느 하나는 Si1-XGeX층인 것을 특징으로 하는 실리콘 온 인슐레이터 트랜지스터.
  5. 반도체기판 상에 절연층을 개재하여 형성되며, 트랜지스터의 제1 및 제2불순물영역과 채널영역을 포함하는 실리콘층을 갖는 실리콘 온 인슐레이터 트랜지스터에 있어서, 상기 트랜지스터의 제1불순물영역은 Si1-XGeX으로 이루어진 것을 특징으로 하는 실리콘 온 인슐레이터 트랜지스터.
  6. 제5항에 있어서, 상기 트랜지스터의 제2불순물영역은 Si1-XGeX으로 이루진 것을 특징으로 하는 실리콘 온 인슐레이터 트랜지스터.
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