JP3460269B2 - 半導体装置 - Google Patents
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- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、より
詳しくは半導体基板の一主面上に少なくとも薄膜トラン
ジスタを具備する半導体装置の構造に関する。
詳しくは半導体基板の一主面上に少なくとも薄膜トラン
ジスタを具備する半導体装置の構造に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置においては、
素子の高集積、高性能化に伴い、半導体基板上に絶縁膜
を介して形成された薄膜トランジスタが採用されてい
る。
素子の高集積、高性能化に伴い、半導体基板上に絶縁膜
を介して形成された薄膜トランジスタが採用されてい
る。
【０００３】例えば、高容量、高速スタテイツク・ラン
ダム・アクセス・メモリ−（StaticRandom Access Memo
ry）（以下、ＳＲＡＭと略記する。）においては、低消
費電流とメモリ−セルの高い安定性を実現するために、
多結晶シリコン薄膜ＰチャネルＭＯＳトランジスタを用
いたメモリ−セルが採用されている。
ダム・アクセス・メモリ−（StaticRandom Access Memo
ry）（以下、ＳＲＡＭと略記する。）においては、低消
費電流とメモリ−セルの高い安定性を実現するために、
多結晶シリコン薄膜ＰチャネルＭＯＳトランジスタを用
いたメモリ−セルが採用されている。
【０００４】この種の半導体装置は、文献；
（１）T.Yamanaka et.al. IEDM 1988 Tech. Digest, p4
8 （２）R.Ekiund et.al. IEDM 1989 Tech. Digest, p425 （３）A.O.Addan et.al. Digest 1990 Symposium on VL
SI Technolgy, p19 （４）Y.Umemoto et.al. Digest 1990 Symposium on VL
SI Technolgy, p21 （５）M.Kinugawa et.al. Digest 1990 Symposium on V
LSI Technolgy, p23 等に開示されているが、これらにおいては、半導体基板
上に絶縁膜を介して形成された、逆スタガ構造の多結晶
シリコン薄膜ＰチャネルＭＯＳトランジスタが多く用い
られている。
8 （２）R.Ekiund et.al. IEDM 1989 Tech. Digest, p425 （３）A.O.Addan et.al. Digest 1990 Symposium on VL
SI Technolgy, p19 （４）Y.Umemoto et.al. Digest 1990 Symposium on VL
SI Technolgy, p21 （５）M.Kinugawa et.al. Digest 1990 Symposium on V
LSI Technolgy, p23 等に開示されているが、これらにおいては、半導体基板
上に絶縁膜を介して形成された、逆スタガ構造の多結晶
シリコン薄膜ＰチャネルＭＯＳトランジスタが多く用い
られている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、薄膜ＭＯＳトランジスタのゲ−
ト電極の構造に起因した以下の問題点がある。
半導体装置においては、薄膜ＭＯＳトランジスタのゲ−
ト電極の構造に起因した以下の問題点がある。
【０００６】図５は、この種の半導体装置の製造工程を
示す断面図であり、イオン注入法により多結晶シリコン
薄膜ＰチャネルＭＯＳトランジスタのソ−ス／ドレイン
領域を形成した状態を示す。
示す断面図であり、イオン注入法により多結晶シリコン
薄膜ＰチャネルＭＯＳトランジスタのソ−ス／ドレイン
領域を形成した状態を示す。
【０００７】図５において、１はＮ型シリコン基板、４
はフィ−ルド酸化膜、６は二酸化シリコン膜、７はゲ−
ト電極をなすＮ+型多結晶シリコン膜、８はゲ−ト膜を
なす二酸化シリコン膜、２１はバルク層をなす多結晶シ
リコン膜、２０はフォトレジスト膜、２２は弗化ボロン
イオンである。
はフィ−ルド酸化膜、６は二酸化シリコン膜、７はゲ−
ト電極をなすＮ+型多結晶シリコン膜、８はゲ−ト膜を
なす二酸化シリコン膜、２１はバルク層をなす多結晶シ
リコン膜、２０はフォトレジスト膜、２２は弗化ボロン
イオンである。
【０００８】ここで、バルク層をなす多結晶シリコン膜
２１は、Ｎ型シリコン基板１と電気的に接続されていな
いため、イオン注入工程中に注入された電荷の逃げ道が
なく、チャ−ジアップ現象により、多結晶シリコン薄膜
ＰチャネルＭＯＳトランジスタのゲ−ト膜８の絶縁破壊
が起る。
２１は、Ｎ型シリコン基板１と電気的に接続されていな
いため、イオン注入工程中に注入された電荷の逃げ道が
なく、チャ−ジアップ現象により、多結晶シリコン薄膜
ＰチャネルＭＯＳトランジスタのゲ−ト膜８の絶縁破壊
が起る。
【０００９】さらに、エッチングやアッシング等の製造
工程中のプラズマダメ−ジにより同様の現象が起る。ま
た、後加工工程および実装工程、さらには実使用時等に
おける静電気に起因した多結晶シリコン薄膜Ｐチャネル
ＭＯＳトランジスタのゲ−ト膜の絶縁破壊も発生しやす
い。このような不良原因によるものをＡモード不良とい
う。
工程中のプラズマダメ−ジにより同様の現象が起る。ま
た、後加工工程および実装工程、さらには実使用時等に
おける静電気に起因した多結晶シリコン薄膜Ｐチャネル
ＭＯＳトランジスタのゲ−ト膜の絶縁破壊も発生しやす
い。このような不良原因によるものをＡモード不良とい
う。
【００１０】また、これらに起因し、多結晶シリコン薄
膜ＰチャネルＭＯＳトランジスタのゲ−ト膜の経時破壊
（Time Dependent Dieelectric Breakdown）も多発す
る。
膜ＰチャネルＭＯＳトランジスタのゲ−ト膜の経時破壊
（Time Dependent Dieelectric Breakdown）も多発す
る。
【００１１】したがって、従来の半導体装置において
は、製造工程の影響を受けやすく、安定的に多結晶シリ
コン薄膜ＰチャネルＭＯＳトランジスタのゲ−ト膜の絶
縁耐圧を確保することが困難であった。このような不良
原因によるものをＢモード不良という。
は、製造工程の影響を受けやすく、安定的に多結晶シリ
コン薄膜ＰチャネルＭＯＳトランジスタのゲ−ト膜の絶
縁耐圧を確保することが困難であった。このような不良
原因によるものをＢモード不良という。
【００１２】例えば、前述のような従来の半導体装置の
構造で、ゲ−ト膜が化学気相成長（ＣＶＤ）法により形
成された３００Åの二酸化シリコン膜からなる多結晶シ
リコン薄膜ＰチャネルＭＯＳトランジスタをＳＲＡＭの
メモリ−セルに適用した場合においては、多結晶シリコ
ン薄膜ＰチャネルＭＯＳトランジスタのゲ−ト膜の絶縁
破壊による信頼性不良が多発するという問題があった。
構造で、ゲ−ト膜が化学気相成長（ＣＶＤ）法により形
成された３００Åの二酸化シリコン膜からなる多結晶シ
リコン薄膜ＰチャネルＭＯＳトランジスタをＳＲＡＭの
メモリ−セルに適用した場合においては、多結晶シリコ
ン薄膜ＰチャネルＭＯＳトランジスタのゲ−ト膜の絶縁
破壊による信頼性不良が多発するという問題があった。
【００１３】このときの多結晶シリコン薄膜Ｐチャネル
ＭＯＳトランジスタのゲ−ト膜の絶縁破壊電界のヒスト
グラムの一例を図６（ａ）に示す。
ＭＯＳトランジスタのゲ−ト膜の絶縁破壊電界のヒスト
グラムの一例を図６（ａ）に示す。
【００１４】図６（ａ）において、前述の不良原因によ
るＡモ−ド不良およびＢモ−ド不良が多発していること
が確認できる。（尚、Ｃモードは正常時のものであ
る。）そこで、本発明はこのような問題点を解決するも
のであり、その目的とするところは、製造工程および実
装工程、さらには実使用時等におけるチャ−ジアップ現
象、プラズマダメ−ジや静電気等の影響の受けずらい、
信頼性の高いゲ−ト膜を有する薄膜トランジスタを具備
する半導体装置を提供するところにある。
るＡモ−ド不良およびＢモ−ド不良が多発していること
が確認できる。（尚、Ｃモードは正常時のものであ
る。）そこで、本発明はこのような問題点を解決するも
のであり、その目的とするところは、製造工程および実
装工程、さらには実使用時等におけるチャ−ジアップ現
象、プラズマダメ−ジや静電気等の影響の受けずらい、
信頼性の高いゲ−ト膜を有する薄膜トランジスタを具備
する半導体装置を提供するところにある。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板に形成された第１導電型
のウェルと、前記第１導電型のウェル内に形成された第
２導電型の第１拡散層と、前記半導体基板の一主面上に
形成されたゲート電極と、前記ゲ−ト電極上に形成され
たゲ−ト絶縁膜と、前記ゲート絶縁膜上に形成されたバ
ルク層と前記バルク層の両側に形成されたソース及びド
レイン領域と、前記バルク層と同一の層形成により形成
され、前記ソース及びドレイン領域から連続して形成さ
れている第２導電型の第１配線層と、を有し、前記第１
配線層は前記第１拡散層と接続され、前記第１拡散層と
前記ウェルとの接続領域の耐圧は、前記ゲート絶縁膜の
絶縁破壊耐圧に比較して低いことを特徴とする。また、
前記半導体装置において、前記第１拡散層の不純物濃度
は、１×１０１９〜５×１０２０ｃｍ−３であり、前記
ウェルの不純物濃度は、１×１０１６〜５×１０１７ｃ
ｍ−３であることを特徴とする。また、前記半導体装置
において、前記ウェル内に、前記第１拡散層に隣接して
形成された第１導電型の第２拡散層を有し、前記第２拡
散層の不純物濃度は、１×１０１９〜５×１０２０ｃｍ
−３であることを特徴とする。
半導体基板と、前記半導体基板に形成された第１導電型
のウェルと、前記第１導電型のウェル内に形成された第
２導電型の第１拡散層と、前記半導体基板の一主面上に
形成されたゲート電極と、前記ゲ−ト電極上に形成され
たゲ−ト絶縁膜と、前記ゲート絶縁膜上に形成されたバ
ルク層と前記バルク層の両側に形成されたソース及びド
レイン領域と、前記バルク層と同一の層形成により形成
され、前記ソース及びドレイン領域から連続して形成さ
れている第２導電型の第１配線層と、を有し、前記第１
配線層は前記第１拡散層と接続され、前記第１拡散層と
前記ウェルとの接続領域の耐圧は、前記ゲート絶縁膜の
絶縁破壊耐圧に比較して低いことを特徴とする。また、
前記半導体装置において、前記第１拡散層の不純物濃度
は、１×１０１９〜５×１０２０ｃｍ−３であり、前記
ウェルの不純物濃度は、１×１０１６〜５×１０１７ｃ
ｍ−３であることを特徴とする。また、前記半導体装置
において、前記ウェル内に、前記第１拡散層に隣接して
形成された第１導電型の第２拡散層を有し、前記第２拡
散層の不純物濃度は、１×１０１９〜５×１０２０ｃｍ
−３であることを特徴とする。
【００１６】また、本発明の半導体装置は、半導体基板
と、前記半導体基板に形成された第１導電型のウェル
と、前記第１導電型のウェル内に形成された第２導電型
の第１拡散層と、前記半導体基板の一主面上に形成され
たゲート電極と、前記ゲ−ト電極上に形成されたゲ−ト
絶縁膜と、前記ゲート絶縁膜上に形成されたバルク層と
前記バルク層の両側に形成されたソース及びドレイン領
域と、前記バルク層と同一の層形成により形成され、前
記ソース及びドレイン領域から連続して形成されている
第２導電型の第１配線層と、前記第１配線層の下方に形
成されている第１導電型の第２配線層と、を有し、前記
第１配線層は前記第２配線層を介して前記第１拡散層に
接続され、前記第１配線層、第２配線層及び第１拡散層
の接続領域の耐圧は、前記ゲート絶縁膜の絶縁破壊耐圧
よりも低いことを特徴とする。
と、前記半導体基板に形成された第１導電型のウェル
と、前記第１導電型のウェル内に形成された第２導電型
の第１拡散層と、前記半導体基板の一主面上に形成され
たゲート電極と、前記ゲ−ト電極上に形成されたゲ−ト
絶縁膜と、前記ゲート絶縁膜上に形成されたバルク層と
前記バルク層の両側に形成されたソース及びドレイン領
域と、前記バルク層と同一の層形成により形成され、前
記ソース及びドレイン領域から連続して形成されている
第２導電型の第１配線層と、前記第１配線層の下方に形
成されている第１導電型の第２配線層と、を有し、前記
第１配線層は前記第２配線層を介して前記第１拡散層に
接続され、前記第１配線層、第２配線層及び第１拡散層
の接続領域の耐圧は、前記ゲート絶縁膜の絶縁破壊耐圧
よりも低いことを特徴とする。
【００１７】さらに、本発明の半導体装置は、前記半導
体装置において、前記第１配線層、前記第２配線層及び
前記第１拡散層の不純物濃度は、１×１０１９〜５×１
０２０ｃｍ−３であり、前記ウェルの不純物濃度は、１
×１０１６〜５×１０１７ｃｍ−３であることを特徴と
する。
体装置において、前記第１配線層、前記第２配線層及び
前記第１拡散層の不純物濃度は、１×１０１９〜５×１
０２０ｃｍ−３であり、前記ウェルの不純物濃度は、１
×１０１６〜５×１０１７ｃｍ−３であることを特徴と
する。
【００１８】
【実施例】以下、本発明の代表的な実施例を図面を用い
て具体的に説明する。
て具体的に説明する。
【００１９】図１は、本発明の一実施例を示す半導体装
置の断面図である。なお、図中、１、４、６〜８は上記
図５の従来の半導体装置と全く同一のものである。
置の断面図である。なお、図中、１、４、６〜８は上記
図５の従来の半導体装置と全く同一のものである。
【００２０】図１において、逆スタガ構造の多結晶シリ
コン薄膜ＰチャネルＭＯＳトランジスタは、Ｎ型シリコ
ン基板１上にフィ−ルド酸化膜４および二酸化シリコン
膜６を介して形成されている。
コン薄膜ＰチャネルＭＯＳトランジスタは、Ｎ型シリコ
ン基板１上にフィ−ルド酸化膜４および二酸化シリコン
膜６を介して形成されている。
【００２１】また、Ｎ型シリコン基板１内には、Ｎ型ウ
ェル２とＰ型ウェル３が形成されて、このＮ型ウェル２
内にはＰ+型拡散層５が形成されている。
ェル２とＰ型ウェル３が形成されて、このＮ型ウェル２
内にはＰ+型拡散層５が形成されている。
【００２２】この多結晶シリコン薄膜ＰチャネルＭＯＳ
トランジスタは、ゲ−ト電極をなすＮ+型多結晶シリコ
ン膜７とその上にゲ−ト膜をなす二酸化シリコン膜８を
介して形成された、バルク層をなす多結晶シリコン膜１
０と、その両側に形成されたソ−ス／ドレイン領域をな
すＰ+型多結晶シリコン膜１１とから構成されている。
トランジスタは、ゲ−ト電極をなすＮ+型多結晶シリコ
ン膜７とその上にゲ−ト膜をなす二酸化シリコン膜８を
介して形成された、バルク層をなす多結晶シリコン膜１
０と、その両側に形成されたソ−ス／ドレイン領域をな
すＰ+型多結晶シリコン膜１１とから構成されている。
【００２３】さらに、前記ゲ−ト膜をなす二酸化シリコ
ン膜８の前記ゲ−ト電極をなすＮ+型多結晶シリコン膜
７が形成された領域以外の一領域にはスル−ホ−ル９が
設けられ、前記バルク層をなす多結晶シリコン膜１０と
同一の層形成により形成され、前記ソ−ス／ドレイン領
域をなすＰ+型多結晶シリコン膜１１から連続して配線
層をなすＰ+型多結晶シリコン膜１１が、前記スル−ホ
−ル９を介して前記Ｎ型ウェル２内に形成されたＰ+型
拡散層５に接続されている。
ン膜８の前記ゲ−ト電極をなすＮ+型多結晶シリコン膜
７が形成された領域以外の一領域にはスル−ホ−ル９が
設けられ、前記バルク層をなす多結晶シリコン膜１０と
同一の層形成により形成され、前記ソ−ス／ドレイン領
域をなすＰ+型多結晶シリコン膜１１から連続して配線
層をなすＰ+型多結晶シリコン膜１１が、前記スル−ホ
−ル９を介して前記Ｎ型ウェル２内に形成されたＰ+型
拡散層５に接続されている。
【００２４】また、このＰ+型拡散層５上の二酸化シリ
コン膜６、８、１２にはスル−ホ−ル１３を介して、金
属配線膜１４が設けられ、前記ソ−ス／ドレイン領域と
電気的な接続がされている。
コン膜６、８、１２にはスル−ホ−ル１３を介して、金
属配線膜１４が設けられ、前記ソ−ス／ドレイン領域と
電気的な接続がされている。
【００２５】ここで、前記多結晶シリコン膜１０は、ノ
ンド−プト（Non-doped）あるいは、Ｎ型にリンあるい
は砒素を１Ｘ１０17〜１Ｘ１０19ｃｍ-3程度にド−ピン
グされている。
ンド−プト（Non-doped）あるいは、Ｎ型にリンあるい
は砒素を１Ｘ１０17〜１Ｘ１０19ｃｍ-3程度にド−ピン
グされている。
【００２６】また、Ｎ+型多結晶シリコン膜７および多
結晶シリコン膜１０とＰ+型多結晶シリコン膜１１の膜
厚はそれぞれ５００〜２０００Å程度および２００〜６
００Å程度、Ｎ+型多結晶シリコン７およびＰ+型多結晶
シリコン膜１１の不純物濃度は、それぞれ１Ｘ１０19〜
５Ｘ１０20ｃｍ-3程度及び１Ｘ１０20〜５Ｘ１０20ｃｍ
-3程度に設定される。
結晶シリコン膜１０とＰ+型多結晶シリコン膜１１の膜
厚はそれぞれ５００〜２０００Å程度および２００〜６
００Å程度、Ｎ+型多結晶シリコン７およびＰ+型多結晶
シリコン膜１１の不純物濃度は、それぞれ１Ｘ１０19〜
５Ｘ１０20ｃｍ-3程度及び１Ｘ１０20〜５Ｘ１０20ｃｍ
-3程度に設定される。
【００２７】さらに、前記接続領域のＰ+型拡散層５と
Ｎ型ウェル２との間には、逆方向ダイオ−ドが形成され
るが、Ｐ+型拡散層５とＮ型ウェル２の不純物濃度を、
それぞれ１Ｘ１０19〜５Ｘ１０20ｃｍ-3程度及び１Ｘ１
０16〜５Ｘ１０17ｃｍ-3程度に設定することにより、そ
の接続は、多結晶シリコン薄膜ＰチャネルＭＯＳトラン
ジスタのゲ−ト膜の絶縁破壊耐圧に比較し、前記接続領
域の耐圧を低く設定することが望ましい。
Ｎ型ウェル２との間には、逆方向ダイオ−ドが形成され
るが、Ｐ+型拡散層５とＮ型ウェル２の不純物濃度を、
それぞれ１Ｘ１０19〜５Ｘ１０20ｃｍ-3程度及び１Ｘ１
０16〜５Ｘ１０17ｃｍ-3程度に設定することにより、そ
の接続は、多結晶シリコン薄膜ＰチャネルＭＯＳトラン
ジスタのゲ−ト膜の絶縁破壊耐圧に比較し、前記接続領
域の耐圧を低く設定することが望ましい。
【００２８】次に、図１に示す半導体装置の製造方法を
図２（ａ）〜（ｅ）について順次説明する。なお、図に
おいて図１の実施例と同一あるいは相当部分は同一符号
を用いている。
図２（ａ）〜（ｅ）について順次説明する。なお、図に
おいて図１の実施例と同一あるいは相当部分は同一符号
を用いている。
【００２９】（１）図２（ａ）は、本発明による半導体
装置を製造するために予備加工された半導体基板の一部
を示す。図において、Ｎ型シリコン基板１内には、Ｎ型
ウェル２とＰ型ウェル３が形成されて、さらにフィ−ル
ド酸化膜４およびＰ+型拡散層５が形成されている。ま
た、その上に二酸化シリコン膜６を介して、ゲ−ト電極
をなすＮ+型多結晶シリコン膜７が膜厚が５００〜２０
００Å程度に、さらにその上にゲ−ト膜をなす二酸化シ
リコン膜８が膜厚が２００〜６００Å程度にそれぞれＣ
ＶＤ法により形成された状態を示す。
装置を製造するために予備加工された半導体基板の一部
を示す。図において、Ｎ型シリコン基板１内には、Ｎ型
ウェル２とＰ型ウェル３が形成されて、さらにフィ−ル
ド酸化膜４およびＰ+型拡散層５が形成されている。ま
た、その上に二酸化シリコン膜６を介して、ゲ−ト電極
をなすＮ+型多結晶シリコン膜７が膜厚が５００〜２０
００Å程度に、さらにその上にゲ−ト膜をなす二酸化シ
リコン膜８が膜厚が２００〜６００Å程度にそれぞれＣ
ＶＤ法により形成された状態を示す。
【００３０】（２）図２（ｂ）は、フォトレジスト膜２
０をパタ−ンニング後、それをマスクとして、Ｎ型ウェ
ル２内に形成されたＰ+型拡散層５上の二酸化シリコン
膜６と、ゲ−ト膜をなす二酸化シリコン膜８を選択的に
エッチングすることにより、スル−ホ−ル９を形成した
状態を示す。
０をパタ−ンニング後、それをマスクとして、Ｎ型ウェ
ル２内に形成されたＰ+型拡散層５上の二酸化シリコン
膜６と、ゲ−ト膜をなす二酸化シリコン膜８を選択的に
エッチングすることにより、スル−ホ−ル９を形成した
状態を示す。
【００３１】なお、このスル−ホ−ル９の形成の際に、
同時にＮ+型多結晶シリコン膜７と上層との接続のため
のスル−ホ−ル（ここでは、図示せず。）を設けても良
い。
同時にＮ+型多結晶シリコン膜７と上層との接続のため
のスル−ホ−ル（ここでは、図示せず。）を設けても良
い。
【００３２】（３）図２（ｃ）は、前記フォトレジスト
膜２０を除去後、ＳｉＨ4もしくはＳｉＨ2Ｃｌ2によ
る、堆積の温度５００〜６００℃程度、５０〜７０パス
カル程度のＣＶＤ法により多結晶シリコン膜２１を膜厚
が２００〜６００Å程度に堆積した状態を示す。
膜２０を除去後、ＳｉＨ4もしくはＳｉＨ2Ｃｌ2によ
る、堆積の温度５００〜６００℃程度、５０〜７０パス
カル程度のＣＶＤ法により多結晶シリコン膜２１を膜厚
が２００〜６００Å程度に堆積した状態を示す。
【００３３】ここで、多結晶シリコン薄膜ＭＯＳトラン
ジスタのしきい値電圧を制御する必要がある場合は、リ
ンあるいは砒素イオンの３０〜６０ｋｅＶ、１Ｘ１０11
〜１Ｘ１０13ｃｍ-2程度のイオン注入を行なう。
ジスタのしきい値電圧を制御する必要がある場合は、リ
ンあるいは砒素イオンの３０〜６０ｋｅＶ、１Ｘ１０11
〜１Ｘ１０13ｃｍ-2程度のイオン注入を行なう。
【００３４】（４）図２（ｄ）は、多結晶シリコン薄膜
ＭＯＳトランジスタのバルク層（チャネル領域）をなす
多結晶シリコン膜１０上にフォトレジスト膜２０をパタ
−ンニング後、それをマスクとして、ソ−ス／ドレイン
領域と配線層をなす多結晶シリコン膜に弗化ボロンイオ
ン２２の４０〜８０ｋｅＶ、１Ｘ１０15〜５Ｘ１０15ｃ
ｍ-2程度のイオン注入を行い、Ｐ型多結晶シリコン膜２
１ａを形成した状態を示す。
ＭＯＳトランジスタのバルク層（チャネル領域）をなす
多結晶シリコン膜１０上にフォトレジスト膜２０をパタ
−ンニング後、それをマスクとして、ソ−ス／ドレイン
領域と配線層をなす多結晶シリコン膜に弗化ボロンイオ
ン２２の４０〜８０ｋｅＶ、１Ｘ１０15〜５Ｘ１０15ｃ
ｍ-2程度のイオン注入を行い、Ｐ型多結晶シリコン膜２
１ａを形成した状態を示す。
【００３５】（５）図２（ｅ）は、前記フォトレジスト
膜２０を除去後、フォトエッチング法によりフォトレジ
スト膜２０をマスクとして、多結晶シリコン膜のパタ−
ンニングを行い、多結晶シリコン薄膜ＭＯＳトランジス
タのソ−ス／ドレイン領域をなすＰ+型多結晶シリコン
膜とそれに連続して配線層をなすＰ+型多結晶シリコン
膜１１とを形成した状態を示す。
膜２０を除去後、フォトエッチング法によりフォトレジ
スト膜２０をマスクとして、多結晶シリコン膜のパタ−
ンニングを行い、多結晶シリコン薄膜ＭＯＳトランジス
タのソ−ス／ドレイン領域をなすＰ+型多結晶シリコン
膜とそれに連続して配線層をなすＰ+型多結晶シリコン
膜１１とを形成した状態を示す。
【００３６】以下、従来法により、層間絶縁膜、スル−
ホ−ル及び配線等の形成がなされ、前述の効果を奏する
図１に示すような多結晶シリコン薄膜ＰチャネルＭＯＳ
トランジスタを有する半導体装置が得られる。
ホ−ル及び配線等の形成がなされ、前述の効果を奏する
図１に示すような多結晶シリコン薄膜ＰチャネルＭＯＳ
トランジスタを有する半導体装置が得られる。
【００３７】上記実施例の構造および製造方法によれ
ば、前記バルク層をなす多結晶シリコン膜１１は同一の
層形成により形成され、配線層をなすＰ+型多結晶シリ
コン膜が、前記スル−ホ−ル９を介して前記Ｎ型シリコ
ン基板１内のＮ型ウェル２内に形成されたＰ+型拡散層
５に接続されているため、イオン注入工程中に注入され
た電荷は、前記Ｎ型シリコン基板１へ流れ、チャ−ジア
ップ現象により、多結晶シリコン薄膜ＰチャネルＭＯＳ
トランジスタのゲ−ト膜８の絶縁破壊が起ることはな
い。
ば、前記バルク層をなす多結晶シリコン膜１１は同一の
層形成により形成され、配線層をなすＰ+型多結晶シリ
コン膜が、前記スル−ホ−ル９を介して前記Ｎ型シリコ
ン基板１内のＮ型ウェル２内に形成されたＰ+型拡散層
５に接続されているため、イオン注入工程中に注入され
た電荷は、前記Ｎ型シリコン基板１へ流れ、チャ−ジア
ップ現象により、多結晶シリコン薄膜ＰチャネルＭＯＳ
トランジスタのゲ−ト膜８の絶縁破壊が起ることはな
い。
【００３８】さらに、エッチングやアッシング等の製造
工程中のプラズマダメ−ジも同様に回避できる。また、
後加工工程および実装工程、さらには実使用時等におけ
る静電気に起因した多結晶シリコン薄膜ＰチャネルＭＯ
Ｓトランジスタのゲ−ト膜の絶縁破壊発生も回避でき
る。
工程中のプラズマダメ−ジも同様に回避できる。また、
後加工工程および実装工程、さらには実使用時等におけ
る静電気に起因した多結晶シリコン薄膜ＰチャネルＭＯ
Ｓトランジスタのゲ−ト膜の絶縁破壊発生も回避でき
る。
【００３９】また、これらに起因した、多結晶シリコン
薄膜ＰチャネルＭＯＳトランジスタのゲ−ト膜の経時破
壊（Time dependent dielectric breakdown）もない。
薄膜ＰチャネルＭＯＳトランジスタのゲ−ト膜の経時破
壊（Time dependent dielectric breakdown）もない。
【００４０】また、前記Ｐ+型拡散層５上の二酸化シリ
コン膜６、８、１２にはスル−ホ−ル１３を介して、金
属配線膜１４が設けられ、前記ソ−ス／ドレイン領域と
電気的な接続がされているため、安定で良好な電気的接
続を実現せしめる。
コン膜６、８、１２にはスル−ホ−ル１３を介して、金
属配線膜１４が設けられ、前記ソ−ス／ドレイン領域と
電気的な接続がされているため、安定で良好な電気的接
続を実現せしめる。
【００４１】したがって、本発明の半導体装置において
は、製造工程および実装工程、さらには実使用時等にお
けるチャ−ジアップ現象、プラズマダメ−ジや静電気等
の影響の受けずらい、信頼性の高いゲ−ト膜を有する薄
膜トランジスタを具備する半導体装置を提供することが
できる。
は、製造工程および実装工程、さらには実使用時等にお
けるチャ−ジアップ現象、プラズマダメ−ジや静電気等
の影響の受けずらい、信頼性の高いゲ−ト膜を有する薄
膜トランジスタを具備する半導体装置を提供することが
できる。
【００４２】例えば、前述のような本発明の半導体装置
の構造で、ゲ−ト膜が化学気相成長（ＣＶＤ）法により
形成された３００Åの二酸化シリコン膜からなる多結晶
シリコン薄膜ＰチャネルＭＯＳトランジスタをＳＲＡＭ
のメモリ−セルに適用した場合の多結晶シリコン薄膜Ｐ
チャネルＭＯＳトランジスタのゲ−ト膜の絶縁破壊電界
のヒストグラムの一例を図６（ｂ）に示す。
の構造で、ゲ−ト膜が化学気相成長（ＣＶＤ）法により
形成された３００Åの二酸化シリコン膜からなる多結晶
シリコン薄膜ＰチャネルＭＯＳトランジスタをＳＲＡＭ
のメモリ−セルに適用した場合の多結晶シリコン薄膜Ｐ
チャネルＭＯＳトランジスタのゲ−ト膜の絶縁破壊電界
のヒストグラムの一例を図６（ｂ）に示す。
【００４３】図６（ｂ）において、前述の不良原因によ
るＡモ−ド不良およびＢモ−ド不良が発生していないこ
とが確認できる。
るＡモ−ド不良およびＢモ−ド不良が発生していないこ
とが確認できる。
【００４４】また、、この多結晶シリコン薄膜Ｐチャネ
ルＭＯＳトランジスタを４ＭｂｉｔＣＭＯＳ ＳＲＡＭ
のメモリ−セルに適用した場合、製造工程および実装工
程の歩留りは向上し、また、各種信頼性試験では２００
０時間でも不良品の発生がないことが確認された。
ルＭＯＳトランジスタを４ＭｂｉｔＣＭＯＳ ＳＲＡＭ
のメモリ−セルに適用した場合、製造工程および実装工
程の歩留りは向上し、また、各種信頼性試験では２００
０時間でも不良品の発生がないことが確認された。
【００４５】図３は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、１〜１４は上記図
１の実施例の半導体装置と全く同一のものである。
体装置の断面図である。なお、図中、１〜１４は上記図
１の実施例の半導体装置と全く同一のものである。
【００４６】図３において、多結晶シリコン薄膜Ｐチャ
ネルＭＯＳトランジスタは、上記図１の実施例の半導体
装置と同様な構成からなるが、以下の点が異なる。
ネルＭＯＳトランジスタは、上記図１の実施例の半導体
装置と同様な構成からなるが、以下の点が異なる。
【００４７】すなわち、二酸化シリコン膜６およびゲ−
ト膜をなす二酸化シリコン膜８のゲ−ト電極をなすＮ+
型多結晶シリコン膜７が形成された領域以外の一領域に
はそれぞれスル−ホ−ル１５およびスル−ホ−ル１７が
設けられ、前記バルク層をなす多結晶シリコン膜１０と
同一の層形成により形成され、配線層をなすＰ+型多結
晶シリコン膜１１が、前記スル−ホ−ル１７と、前記ゲ
−ト電極をなすＮ+型多結晶シリコン膜７と同一の層形
成により形成され、配線層をなすＮ+型多結晶シリコン
膜１６とスル−ホ−ル１５とを介して前記Ｎ型シリコン
基板１内のＮ型ウェル２内に形成されたＰ+型拡散層５
に接続されている。
ト膜をなす二酸化シリコン膜８のゲ−ト電極をなすＮ+
型多結晶シリコン膜７が形成された領域以外の一領域に
はそれぞれスル−ホ−ル１５およびスル−ホ−ル１７が
設けられ、前記バルク層をなす多結晶シリコン膜１０と
同一の層形成により形成され、配線層をなすＰ+型多結
晶シリコン膜１１が、前記スル−ホ−ル１７と、前記ゲ
−ト電極をなすＮ+型多結晶シリコン膜７と同一の層形
成により形成され、配線層をなすＮ+型多結晶シリコン
膜１６とスル−ホ−ル１５とを介して前記Ｎ型シリコン
基板１内のＮ型ウェル２内に形成されたＰ+型拡散層５
に接続されている。
【００４８】ここで、前記接続領域は、順方向ダイオ−
ドと逆方向ダイオ−ドの直列接続となるが、Ｐ+型多結
晶シリコン膜１１とＮ+型多結晶シリコン膜１６の不純
物濃度を、それぞれ１Ｘ１０19〜５Ｘ１０20ｃｍ-3程度
及び１Ｘ１０19〜５Ｘ１０20ｃｍ-3程度に設定するとと
もに、Ｐ+型拡散層５とＮ型ウェル２の不純物濃度を、
それぞれ１Ｘ１０19〜５Ｘ１０20ｃｍ-3程度及び１Ｘ１
０16〜５Ｘ１０17ｃｍ-3程度に設定することにより、多
結晶シリコン薄膜ＰチャネルＭＯＳトランジスタのゲ−
ト膜の絶縁破壊耐圧に比較し、前記直列接続領域の耐圧
を低く設定することができ、上記図１の実施例の半導体
装置と同一の効果を有する。
ドと逆方向ダイオ−ドの直列接続となるが、Ｐ+型多結
晶シリコン膜１１とＮ+型多結晶シリコン膜１６の不純
物濃度を、それぞれ１Ｘ１０19〜５Ｘ１０20ｃｍ-3程度
及び１Ｘ１０19〜５Ｘ１０20ｃｍ-3程度に設定するとと
もに、Ｐ+型拡散層５とＮ型ウェル２の不純物濃度を、
それぞれ１Ｘ１０19〜５Ｘ１０20ｃｍ-3程度及び１Ｘ１
０16〜５Ｘ１０17ｃｍ-3程度に設定することにより、多
結晶シリコン薄膜ＰチャネルＭＯＳトランジスタのゲ−
ト膜の絶縁破壊耐圧に比較し、前記直列接続領域の耐圧
を低く設定することができ、上記図１の実施例の半導体
装置と同一の効果を有する。
【００４９】図４は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、１〜１４は上記図
１の実施例の半導体装置と全く同一のものである。
体装置の断面図である。なお、図中、１〜１４は上記図
１の実施例の半導体装置と全く同一のものである。
【００５０】図４において、多結晶シリコン薄膜Ｐチャ
ネルＭＯＳトランジスタは、上記図１の実施例の半導体
装置と同様な構成からなるが、以下の点が異なる。
ネルＭＯＳトランジスタは、上記図１の実施例の半導体
装置と同様な構成からなるが、以下の点が異なる。
【００５１】すなわち、Ｎ型シリコン基板１内のＮ型ウ
ェル２に形成されたＰ+型拡散層５に隣接してＮ+型拡散
層１８が形成されている。
ェル２に形成されたＰ+型拡散層５に隣接してＮ+型拡散
層１８が形成されている。
【００５２】ここで、前記接続領域には、逆方向ダイオ
−ドが形成されるが、Ｐ+型拡散層５とＮ+型拡散層１８
の不純物濃度を、それぞれ１Ｘ１０19〜５Ｘ１０20ｃｍ
-3程度及び１Ｘ１０19〜５Ｘ１０20ｃｍ-3程度に設定す
ることにより、その接続はリ−キ−なものとなり、上記
図１の実施例の半導体装置のＰ+型拡散層５とＮ型ウェ
ル２との間の逆方向ダイオ−ドの場合よりも、多結晶シ
リコン薄膜ＰチャネルＭＯＳトランジスタのゲ−ト膜の
絶縁破壊耐圧に比較し、前記接続領域の耐圧を大幅に低
く設定することができ、上記図１の実施例の半導体装置
と同一もしくは、それ以上の効果を有する。
−ドが形成されるが、Ｐ+型拡散層５とＮ+型拡散層１８
の不純物濃度を、それぞれ１Ｘ１０19〜５Ｘ１０20ｃｍ
-3程度及び１Ｘ１０19〜５Ｘ１０20ｃｍ-3程度に設定す
ることにより、その接続はリ−キ−なものとなり、上記
図１の実施例の半導体装置のＰ+型拡散層５とＮ型ウェ
ル２との間の逆方向ダイオ−ドの場合よりも、多結晶シ
リコン薄膜ＰチャネルＭＯＳトランジスタのゲ−ト膜の
絶縁破壊耐圧に比較し、前記接続領域の耐圧を大幅に低
く設定することができ、上記図１の実施例の半導体装置
と同一もしくは、それ以上の効果を有する。
【００５３】ところで、上記の実施例の半導体装置にお
いて、前記薄膜トランジスタを、前記Ｎ型シリコン基板
１内に形成されたＰ型ウェル３上に二酸化シリコン膜を
介して配設し、また、前記Ｐ型ウェル３に隣接したＮ型
ウェル２内に前述のＰ+型拡散層５を設け、さらに、前
記Ｎ型ウェル２と前記Ｐ型ウェル３とを交互に配列する
ことにより、前述の効果と良好な素子分離特性や耐ラッ
チアップ性等を有しながら、薄膜トランジスタを半導体
集積回路装置内に高密度に集積化することが可能とな
る。
いて、前記薄膜トランジスタを、前記Ｎ型シリコン基板
１内に形成されたＰ型ウェル３上に二酸化シリコン膜を
介して配設し、また、前記Ｐ型ウェル３に隣接したＮ型
ウェル２内に前述のＰ+型拡散層５を設け、さらに、前
記Ｎ型ウェル２と前記Ｐ型ウェル３とを交互に配列する
ことにより、前述の効果と良好な素子分離特性や耐ラッ
チアップ性等を有しながら、薄膜トランジスタを半導体
集積回路装置内に高密度に集積化することが可能とな
る。
【００５４】さらに、半導体基板内に相補型ＭＯＳトラ
ンジスタ、および前記相補型ＭＯＳトランジスタの一主
面上に絶縁膜を介して薄膜トランジスタを具備する半導
体装置に本発明を適用し、例えば、上記の実施例のＮ型
シリコン基板１内のＮ型ウェル２内に形成されたＰ+型
拡散層５および、それに隣接して形成されたＮ+型拡散
層１８が、それぞれＰチャネルトランジスタおよび、Ｎ
チャネルトランジスタのソース／ドレイン領域をなす拡
散領域と同時の製造工程で形成し、同一の不純物濃度お
よび不純物拡散深さに設定することにより、簡易な製造
工程により、相補型ＭＯＳトランジスタと信頼性の高い
ゲ−ト膜を有する薄膜トランジスタとを同一基板上に混
載することが可能となる。
ンジスタ、および前記相補型ＭＯＳトランジスタの一主
面上に絶縁膜を介して薄膜トランジスタを具備する半導
体装置に本発明を適用し、例えば、上記の実施例のＮ型
シリコン基板１内のＮ型ウェル２内に形成されたＰ+型
拡散層５および、それに隣接して形成されたＮ+型拡散
層１８が、それぞれＰチャネルトランジスタおよび、Ｎ
チャネルトランジスタのソース／ドレイン領域をなす拡
散領域と同時の製造工程で形成し、同一の不純物濃度お
よび不純物拡散深さに設定することにより、簡易な製造
工程により、相補型ＭＯＳトランジスタと信頼性の高い
ゲ−ト膜を有する薄膜トランジスタとを同一基板上に混
載することが可能となる。
【００５５】例えば、以上の半導体装置の配列と製造方
法をＣＭＯＳ ＳＲＡＭのメモリ−セルとその接続回路
領域に適用することにより、高密度のＳＲＡＭが実現で
きる。
法をＣＭＯＳ ＳＲＡＭのメモリ−セルとその接続回路
領域に適用することにより、高密度のＳＲＡＭが実現で
きる。
【００５６】なお、上記実施例は、薄膜トランジスタと
して多結晶シリコン膜を用いた場合について述べたが、
それに代えてアモルファスシリコン層を用いた場合につ
いても本発明は効果を発揮する。
して多結晶シリコン膜を用いた場合について述べたが、
それに代えてアモルファスシリコン層を用いた場合につ
いても本発明は効果を発揮する。
【００５７】また、上記実施例は逆スタガ構造の多結晶
シリコン薄膜ＭＯＳトランジスタを用いた場合について
述べたが、それに代えてスタガ構造もしくはダブルゲ−
ト構造の多結晶シリコン薄膜ＭＯＳトランジスタを用い
た場合についても本発明は効果である。
シリコン薄膜ＭＯＳトランジスタを用いた場合について
述べたが、それに代えてスタガ構造もしくはダブルゲ−
ト構造の多結晶シリコン薄膜ＭＯＳトランジスタを用い
た場合についても本発明は効果である。
【００５８】以上、本発明を実施例に基いて説明した
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
【００５９】
【発明の効果】以上述べたように、本発明の半導体装置
によれば、薄膜トランジスタのゲ−ト電極上に形成され
たゲ−ト膜をなす絶縁膜の前記ゲ−ト電極が形成された
領域以外の少なくとも一領域には開孔部が設けられ、前
記薄膜トランジスタのバルク層をなす薄膜層と同一の層
形成により形成された配線層が、少なくとも前記開孔部
および電気的経路となる配線層を介して前記半導体基板
内に形成された拡散領域に接続されているため、製造工
程および実装工程、さらには実使用時等におけるチャ−
ジアップ現象、プラズマダメ−ジや静電気等の影響の受
けずらい、信頼性の高いゲ−ト膜を有する薄膜トランジ
スタを具備する半導体装置を提供することができる。
によれば、薄膜トランジスタのゲ−ト電極上に形成され
たゲ−ト膜をなす絶縁膜の前記ゲ−ト電極が形成された
領域以外の少なくとも一領域には開孔部が設けられ、前
記薄膜トランジスタのバルク層をなす薄膜層と同一の層
形成により形成された配線層が、少なくとも前記開孔部
および電気的経路となる配線層を介して前記半導体基板
内に形成された拡散領域に接続されているため、製造工
程および実装工程、さらには実使用時等におけるチャ−
ジアップ現象、プラズマダメ−ジや静電気等の影響の受
けずらい、信頼性の高いゲ−ト膜を有する薄膜トランジ
スタを具備する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の一実施例を示す断面図
である。
である。
【図２】 図１に示す半導体装置の製造工程別断面図で
ある。
ある。
【図３】 本発明の半導体装置の他の一実施例を示す断
面図である。
面図である。
【図４】 本発明の半導体装置の他の一実施例を示す断
面図である。
面図である。
【図５】 従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図６】 （ａ）および（ｂ）は従来の半導体装置およ
び本発明の半導体装置におけるゲ−ト膜の絶縁破壊電界
のヒストグラムである。
び本発明の半導体装置におけるゲ−ト膜の絶縁破壊電界
のヒストグラムである。
１ Ｎ型シリコン基板
２ Ｎ型ウェル
３ Ｐ型ウェル
４ フィ−ルド酸化膜
５ Ｐ+型拡散層
６ 二酸化シリコン膜
７ Ｎ+型多結晶シリコン膜
８ 二酸化シリコン膜
９ スル−ホ−ル
１０ 多結晶シリコン膜
１１ Ｐ+型多結晶シリコン膜
１２ 二酸化シリコン膜
１３ スル−ホ−ル
１４ 金属配線膜
１５ スル−ホ−ル
１６ Ｎ+型拡散層
１７ スル−ホ−ル
１８ Ｐ+型拡散層
２０ フォトレジスト膜
２１ 多結晶シリコン膜
２１ａ Ｐ+型多結晶シリコン膜
２２ 弗化ボロンイオン
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/822
H01L 21/8244
H01L 27/04
H01L 27/11
Claims (5)
- 【請求項１】 半導体基板と、 前記半導体基板に形成された第１導電型のウェルと、 前記第１導電型のウェル内に形成された第２導電型の第
１拡散層と、 前記半導体基板の一主面上に形成されたゲート電極と、 前記ゲ−ト電極上に形成されたゲ−ト絶縁膜と、 前記ゲート絶縁膜上に形成されたバルク層と前記バルク
層の両側に形成されたソース及びドレイン領域と、 前記バルク層と同一の層形成により形成され、前記ソー
ス及びドレイン領域から連続して形成されている第２導
電型の第１配線層と、を有し、 前記第１配線層は前記第１拡散層と接続され、 前記第１拡散層と前記ウェルとの接続領域の耐圧は、前
記ゲート絶縁膜の絶縁破壊耐圧に比較して低いことを特
徴とする半導体装置。 - 【請求項２】 請求項１の半導体装置において、 前記第１拡散層の不純物濃度は、１×１０ １９ 〜５×１
０ ２０ ｃｍ −３ であり、前記ウェルの不純物濃度は、１
×１０ １６ 〜５×１０ １７ ｃｍ −３ であることを特徴と
する半導体装置。 - 【請求項３】 請求項２の半導体装置において、 前記ウェル内に、前記第１拡散層に隣接して形成された
第１導電型の第２拡散層を有し、前記第２拡散層の不純
物濃度は、１×１０ １９ 〜５×１０ ２０ ｃｍ −３ である
ことを特徴とする半導体装置。 - 【請求項４】 半導体基板と、 前記半導体基板に形成された第１導電型のウェルと、 前記第１導電型のウェル内に形成された第２導電型の第
１拡散層と、 前記半導体基板の一主面上に形成されたゲート電極と、 前記ゲ−ト電極上に形成されたゲ−ト絶縁膜と、 前記ゲート絶縁膜上に形成されたバルク層と前記バルク
層の両側に形成されたソース及びドレイン領域と、 前記バルク層と同一の層形成により形成され、前記ソー
ス及びドレイン領域から 連続して形成されている第２導
電型の第１配線層と、 前記第１配線層の下方に形成されている第１導電型の第
２配線層と、を有し、 前記第１配線層は前記第２配線層を介して前記第１拡散
層に接続され、 前記第１配線層、第２配線層及び第１拡散層の接続領域
の耐圧は、前記ゲート絶縁膜の絶縁破壊耐圧よりも低い
ことを特徴とする半導体装置。 - 【請求項５】 請求項４の半導体装置において、 前記第１配線層、前記第２配線層及び前記第１拡散層の
不純物濃度は、１×１０ １９ 〜５×１０ ２０ ｃｍ −３ で
あり、 前記ウェルの不純物濃度は、１×１０ １６ 〜５×１０
１７ ｃｍ −３ であることを特徴とする半導体装置。
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|---|---|---|---|
| JP27383493A JP3460269B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP27383493A JP3460269B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPH07130881A JPH07130881A (ja) | 1995-05-19 |
| JP3460269B2 true JP3460269B2 (ja) | 2003-10-27 |
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ID=17533200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP27383493A Expired - Fee Related JP3460269B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
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| JP (1) | JP3460269B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5415001B2 (ja) * | 2007-02-22 | 2014-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1993
- 1993-11-01 JP JP27383493A patent/JP3460269B2/ja not_active Expired - Fee Related
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| JPH07130881A (ja) | 1995-05-19 |
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