JPS6317560A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS6317560A JPS6317560A JP61161601A JP16160186A JPS6317560A JP S6317560 A JPS6317560 A JP S6317560A JP 61161601 A JP61161601 A JP 61161601A JP 16160186 A JP16160186 A JP 16160186A JP S6317560 A JPS6317560 A JP S6317560A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は縦Ｗ ＭＯＳＦＥＴを構成するＭＯＳ！半導体
装置に関し、特にスイッチング素子として使用されるも
のである。
装置に関し、特にスイッチング素子として使用されるも
のである。
（従来の技術）
従来の縦型ＭＯＳＦＥＴの構成を第６．第７図に示す。
第６図はＩ？ターン平面図、第７図は第６図のｘｌ−ｘ
１’ 線に沿う断面図で、１はソース配線電極、２は
ソース配線電極１とダート電極３との間の絶縁層、４は
ソース不純物領域（例えばＮ型）、５はベース不純物領
域（例えばＰ型）、６はチャネル領域、７はダート下酸
化膜、８は半導体基板（例えばＮ型）、９はソース領域
４と配線電極１とのコンタクト部分、１０はベース領域
５と配線電極１とのコンタクト部分である。
１’ 線に沿う断面図で、１はソース配線電極、２は
ソース配線電極１とダート電極３との間の絶縁層、４は
ソース不純物領域（例えばＮ型）、５はベース不純物領
域（例えばＰ型）、６はチャネル領域、７はダート下酸
化膜、８は半導体基板（例えばＮ型）、９はソース領域
４と配線電極１とのコンタクト部分、１０はベース領域
５と配線電極１とのコンタクト部分である。
上記縦型ＭＯＳＦＥＴは、ダート電極３をマスクとして
シリコン基板８と逆導電型の不純物を拡散してベース領
域５を形成した後、シリコン基板８と同じ導電型の不純
物を、ダート電極３をマスクとして拡散することにより
ソース領域４を形成し、ベース領域５とソース領域４と
の拡散深さの差によりチャネル領域６を形成する。この
時ベース領域の一部１０を残し、核部１０によシソ−ス
ミ極配線１とベース領域５とのコンタクトをとシ、チャ
ネル領域６を接地する。
シリコン基板８と逆導電型の不純物を拡散してベース領
域５を形成した後、シリコン基板８と同じ導電型の不純
物を、ダート電極３をマスクとして拡散することにより
ソース領域４を形成し、ベース領域５とソース領域４と
の拡散深さの差によりチャネル領域６を形成する。この
時ベース領域の一部１０を残し、核部１０によシソ−ス
ミ極配線１とベース領域５とのコンタクトをとシ、チャ
ネル領域６を接地する。
ところでＭＯＳＦＥＴにおいて、ソースとドレイン（基
板８）間が導通状態（オン状態）での抵抗（オン抵抗Ｒ
ａｙ ）を小さくするためには、ダート＠（チャネル６
の周囲長に対応）をなるべく大きくとる必要があり、そ
のためには第６図のパターンの微細化が必要となる。第
８図に、第６図、第７図に示した従来のＭＯＳ型半導体
装置のダート電極３のエツチング／Ｊター／を示すが、
パターンの微細化にはソース長Ｌａ１ダート長り、を小
さくする必要がある。第６図において部分１ｏは、ベー
ス領域５及びチャネル領域６をソース配線電極１と接続
して、ベース領域５及びチャネル領域６を接地するため
に設けてあり、第６図、第７図の半導体装置が通常の動
作をしている時は、電流の通路として働かない。従りて
この領域１０を取シ除くことができるならば、ソース長
り、は更に小さくすることができ、パターンをよシ微細
化できる。しかしこの領域１０を取シ除くと、ベース領
域５及びチャネル領域６が電気的に浮いた状態となシ、
寄生トランジスタ効果などくよって、高周波動作をさせ
る場合や高耐圧構造とする場合など極めて不利である。
板８）間が導通状態（オン状態）での抵抗（オン抵抗Ｒ
ａｙ ）を小さくするためには、ダート＠（チャネル６
の周囲長に対応）をなるべく大きくとる必要があり、そ
のためには第６図のパターンの微細化が必要となる。第
８図に、第６図、第７図に示した従来のＭＯＳ型半導体
装置のダート電極３のエツチング／Ｊター／を示すが、
パターンの微細化にはソース長Ｌａ１ダート長り、を小
さくする必要がある。第６図において部分１ｏは、ベー
ス領域５及びチャネル領域６をソース配線電極１と接続
して、ベース領域５及びチャネル領域６を接地するため
に設けてあり、第６図、第７図の半導体装置が通常の動
作をしている時は、電流の通路として働かない。従りて
この領域１０を取シ除くことができるならば、ソース長
り、は更に小さくすることができ、パターンをよシ微細
化できる。しかしこの領域１０を取シ除くと、ベース領
域５及びチャネル領域６が電気的に浮いた状態となシ、
寄生トランジスタ効果などくよって、高周波動作をさせ
る場合や高耐圧構造とする場合など極めて不利である。
従りてこの領域１０を除去することはできず、この領域
ＩＪの大きさがソース長Ｌ８を制限する要素の一つとな
っていた。
ＩＪの大きさがソース長Ｌ８を制限する要素の一つとな
っていた。
（発明が解決しようとする問題点）
上記のように、チャネル領域を接地するための領域１０
を小さくできるか否かが、ノ々ターンを微細化し、オン
抵抗ＲＯＭをよシ小さくするためのネックと力っていた
。
を小さくできるか否かが、ノ々ターンを微細化し、オン
抵抗ＲＯＭをよシ小さくするためのネックと力っていた
。
本発明は上記実情に鑑みてなされたもので、従来のＭＯ
Ｓ型半導体装置よシもパターンを微細化しても、チャネ
ル領域を確実に接地し、かつより低オン抵抗化が可能な
ＭＯＳ型半導体装置を提供しようとするものである。
Ｓ型半導体装置よシもパターンを微細化しても、チャネ
ル領域を確実に接地し、かつより低オン抵抗化が可能な
ＭＯＳ型半導体装置を提供しようとするものである。
（問題点を解決するための手段と作用）本発明は、第１
導電型半導体基体に第２導電屋ベース領域を設け、該ベ
ース領域に第１導電型ソース領域を設け、該ソース領域
内に前記ベース領域につながる第２導電型不純物領域を
設け、該不純物領域により、前記ソース領域を分割しか
つ該ソース領域の配線電極のコンタクト部とチャネル部
とを接続したことを要旨としている。そして上記第２導
電凰不純物領域を設けたことにより、上記ソース配線電
極とベース領域とのコンタクト領域（上記領域１０に相
当）を小さくしても、チャネル部を確実に接地できるこ
と′により、パターンの微細化が図れるものである。
導電型半導体基体に第２導電屋ベース領域を設け、該ベ
ース領域に第１導電型ソース領域を設け、該ソース領域
内に前記ベース領域につながる第２導電型不純物領域を
設け、該不純物領域により、前記ソース領域を分割しか
つ該ソース領域の配線電極のコンタクト部とチャネル部
とを接続したことを要旨としている。そして上記第２導
電凰不純物領域を設けたことにより、上記ソース配線電
極とベース領域とのコンタクト領域（上記領域１０に相
当）を小さくしても、チャネル部を確実に接地できるこ
と′により、パターンの微細化が図れるものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の・母ターン平面図、第２図は第１図のｘ
、 −ｘ、’線に沿う断面図、第３図は第１図のｙ、
−Ｙ、’線に沿う断面図であシ、１２はソース配線電極
、１３は該電極１２とダート電極１４との間の絶縁層、
１５はソース不純物領域（例えばＮ型）、１６はベース
不純物領域（例えばＰ聾）、１７はチャネル領域、１８
はｒ−ト酸化膜、１９は半導体基板（例えばＮ型）、２
１はベース領域１６とソース配線電極１２とのコンタク
ト部分、２２はソース領域１５とソース配線電極１２と
のコンタクト部分である。この構成の特徴は、第１図に
示される如くベース領域１６によシソース領域１５を分
割し、該ソース領域分割部のベース領域２５により、ソ
ース配線電極１２とチャネル部１７とを接続したことで
ある。
図は同実施例の・母ターン平面図、第２図は第１図のｘ
、 −ｘ、’線に沿う断面図、第３図は第１図のｙ、
−Ｙ、’線に沿う断面図であシ、１２はソース配線電極
、１３は該電極１２とダート電極１４との間の絶縁層、
１５はソース不純物領域（例えばＮ型）、１６はベース
不純物領域（例えばＰ聾）、１７はチャネル領域、１８
はｒ−ト酸化膜、１９は半導体基板（例えばＮ型）、２
１はベース領域１６とソース配線電極１２とのコンタク
ト部分、２２はソース領域１５とソース配線電極１２と
のコンタクト部分である。この構成の特徴は、第１図に
示される如くベース領域１６によシソース領域１５を分
割し、該ソース領域分割部のベース領域２５により、ソ
ース配線電極１２とチャネル部１７とを接続したことで
ある。
第１図ないし第３図の半導体装置は、濃度３×１０
ｃｍ のアンチモンを含んだウェハに、５．５Ｘ’１
ＯｃＩｎ の濃度の燐を含んだエピタキシャル層を成
長させた後、酸化膜を５０００Ｘ成長させ、エツチング
を行なう。その後ダート下の酸化膜１８を１０００Ｘ成
長させ、更にポリシリコンを５０００芙堆積してｆ−）
電極１４を形成し、それをマスクとして、ボロンを加速
電圧４０に＠Ｖ、 ドーズ量３Ｘ１０ ｃｙｎ に
てイオン注入した後、１１００℃、Ｎ２中にて３．５時
間拡散してベース領域１６を形成する。その後レジスト
をマスクとして、砒素を加速電圧４０ｋｅＶ、 ドー
ズ量５×１０ 副 にてイオン注入し、１０００℃、Ｎ
２中で２０分アニールしてソース領域１５を形成し、ベ
ース領域１６とソース領域１５の拡散深さの差によシチ
ャネル領域１７を形成する。この際第１図における領域
１６．２１には砒素を注入せずにベース領域を残し、こ
の領域１６．２１１１Ｃよシ、ソース配線電極１２とチ
ャネル領域１７とを接続する。その後ダート電極１４と
ソース配線電極１２との間の眉間絶縁層１３（例えばＰ
２Ｏ層）を７０００１堆積し、ソース配線電極１２のコ
ンタクト開孔部を形成し、アルミニウムを堆積しかつパ
ターニングすることによりソース配線電極１２を形成す
るものである。
ｃｍ のアンチモンを含んだウェハに、５．５Ｘ’１
ＯｃＩｎ の濃度の燐を含んだエピタキシャル層を成
長させた後、酸化膜を５０００Ｘ成長させ、エツチング
を行なう。その後ダート下の酸化膜１８を１０００Ｘ成
長させ、更にポリシリコンを５０００芙堆積してｆ−）
電極１４を形成し、それをマスクとして、ボロンを加速
電圧４０に＠Ｖ、 ドーズ量３Ｘ１０ ｃｙｎ に
てイオン注入した後、１１００℃、Ｎ２中にて３．５時
間拡散してベース領域１６を形成する。その後レジスト
をマスクとして、砒素を加速電圧４０ｋｅＶ、 ドー
ズ量５×１０ 副 にてイオン注入し、１０００℃、Ｎ
２中で２０分アニールしてソース領域１５を形成し、ベ
ース領域１６とソース領域１５の拡散深さの差によシチ
ャネル領域１７を形成する。この際第１図における領域
１６．２１には砒素を注入せずにベース領域を残し、こ
の領域１６．２１１１Ｃよシ、ソース配線電極１２とチ
ャネル領域１７とを接続する。その後ダート電極１４と
ソース配線電極１２との間の眉間絶縁層１３（例えばＰ
２Ｏ層）を７０００１堆積し、ソース配線電極１２のコ
ンタクト開孔部を形成し、アルミニウムを堆積しかつパ
ターニングすることによりソース配線電極１２を形成す
るものである。
上記縦Ｗ ＭＯＳＦＥＴの構成は、第１図のようにベー
ス領域１６の一部が、ソース配線電極１２のコンタクト
部２１よシチャネル部１７まで延びておシ、該領域１６
によってチャネル部１７がソース配線電極１２と接続さ
れるため、チャネル部１７とコンタクト２１間の抵抗が
小さく保持でき、従って第６図に示す従来のＭＯＳ型半
導体装置のコンタクト領域１０に対応する第１図のコン
タクト領域２１を小さくでき、従来のものよシバターン
の微細化が可能となるものである。
ス領域１６の一部が、ソース配線電極１２のコンタクト
部２１よシチャネル部１７まで延びておシ、該領域１６
によってチャネル部１７がソース配線電極１２と接続さ
れるため、チャネル部１７とコンタクト２１間の抵抗が
小さく保持でき、従って第６図に示す従来のＭＯＳ型半
導体装置のコンタクト領域１０に対応する第１図のコン
タクト領域２１を小さくでき、従来のものよシバターン
の微細化が可能となるものである。
第５図に、ダート長り、の変化に対するオン抵抗ＲＯＭ
の変化を示す。実線が本発明の半導体装置による例であ
り、破線が従来の半導体装置による例である。ｆｆ−）
長り、の変化とともにオン抵抗ＲＯＭも変化しているが
、本発明によるものは従来のものと比べて常にオン抵抗
ＲＯＭが小さくなっている。
の変化を示す。実線が本発明の半導体装置による例であ
り、破線が従来の半導体装置による例である。ｆｆ−）
長り、の変化とともにオン抵抗ＲＯＭも変化しているが
、本発明によるものは従来のものと比べて常にオン抵抗
ＲＯＭが小さくなっている。
第５図においてり、は従来の半導体装置のソース長であ
シ、第８図に示している。まｆｃＬｓｌｅ Ｌ１１２は
本発明による半導体装置のソース長であシ、第４図に示
している。
シ、第８図に示している。まｆｃＬｓｌｅ Ｌ１１２は
本発明による半導体装置のソース長であシ、第４図に示
している。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば第１図において実施例では領域１６．２１
をＹ２−Ｙ２’線方向に設けたが、Ｘ、 −ｘｓ’線に
沿う方向に設けてもよい。また、第１．２，３．４図の
ようなメツシュ形のセルのみでなく第９図のようなスト
ライプ形のセルにも応用可能である。第９図において、
ｙ３−ｙ３’線に沿う断面図は第３図と同じとなる。
ある。例えば第１図において実施例では領域１６．２１
をＹ２−Ｙ２’線方向に設けたが、Ｘ、 −ｘｓ’線に
沿う方向に設けてもよい。また、第１．２，３．４図の
ようなメツシュ形のセルのみでなく第９図のようなスト
ライプ形のセルにも応用可能である。第９図において、
ｙ３−ｙ３’線に沿う断面図は第３図と同じとなる。
［発明の効果コ
以上説明し九如く本発明によれば、従来のものよシも／
４ターンを微細化しても、チャネル領域が確実に接地さ
れ、かつよう低オン抵抗化が可能なＭＯＳ ！半導体装
置が提供できるものである。
４ターンを微細化しても、チャネル領域が確実に接地さ
れ、かつよう低オン抵抗化が可能なＭＯＳ ！半導体装
置が提供できるものである。
第１図は本発明の一実施例の）々ターン平面図、第２図
は第１図のＸ２−ｘ２’線に沿う断面図、第３図は第１
図のＹ、−ｙ！／線に沿う断面図、第４図は第２図にお
けるダート電極のエッチングノ々ターン図、第５図はオ
ン抵抗特性図、第６図は従来装置のパターン平面図、第
７図は第６図のＸｌ−Ｘｌ’線に沿う断面図、第８図は
第７図におけるダート電極のエッチングノ４ターン図、
第９図は本発明の他の実施例のノ臂ターン平面図である
。 １２・・・ソース配線電極、１３・・・ダート電極及び
ソース配線電極間絶縁層、１４・・・ダート電極、１５
・・・ソース不純物領域、１６・・・ベース不純物領域
、１７・・・チャネル領域、１８・・・ダート酸化膜、
１９・・・半導体基板、２１・・・ベース領域及びソー
ス配線電極間コンタクト、２２・・・ソース領域及びソ
ース配線電極間コンタクト。 出願人代理人 弁理士 鈴 江 武 産業１図 第２図 第３図 第６図
は第１図のＸ２−ｘ２’線に沿う断面図、第３図は第１
図のＹ、−ｙ！／線に沿う断面図、第４図は第２図にお
けるダート電極のエッチングノ々ターン図、第５図はオ
ン抵抗特性図、第６図は従来装置のパターン平面図、第
７図は第６図のＸｌ−Ｘｌ’線に沿う断面図、第８図は
第７図におけるダート電極のエッチングノ４ターン図、
第９図は本発明の他の実施例のノ臂ターン平面図である
。 １２・・・ソース配線電極、１３・・・ダート電極及び
ソース配線電極間絶縁層、１４・・・ダート電極、１５
・・・ソース不純物領域、１６・・・ベース不純物領域
、１７・・・チャネル領域、１８・・・ダート酸化膜、
１９・・・半導体基板、２１・・・ベース領域及びソー
ス配線電極間コンタクト、２２・・・ソース領域及びソ
ース配線電極間コンタクト。 出願人代理人 弁理士 鈴 江 武 産業１図 第２図 第３図 第６図
Claims (1)
- 第１導電型半導体基体に第２導電型ベース領域を設け、
該ベース領域に第１導電型ソース領域を設け、該ソース
領域内に前記ベース領域につながる第２導電型不純物領
域を設け、該不純物領域により、前記ソース領域を分割
しかつ該ソース領域の配線電極のコンタクト部とチャネ
ル部とを接続したことを特徴とするＭＯＳ型半導体装置
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161601A JPH07120794B2 (ja) | 1986-07-09 | 1986-07-09 | Ｍｏｓ型半導体装置 |
| EP87106481A EP0252236A3 (en) | 1986-07-09 | 1987-05-05 | Vertical mos type semiconductor device |
| KR1019870007366A KR900007048B1 (ko) | 1986-07-09 | 1987-07-09 | 종형 mos 반도체장치 |
Applications Claiming Priority (1)
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Patent Citations (2)
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