JPS58171861A - 半導体装置 - Google Patents

半導体装置

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JPS58171861A
JPS58171861A JP57054485A JP5448582A JPS58171861A JP S58171861 A JPS58171861 A JP S58171861A JP 57054485 A JP57054485 A JP 57054485A JP 5448582 A JP5448582 A JP 5448582A JP S58171861 A JPS58171861 A JP S58171861A
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JP
Japan
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drain
source
regions
substrate
projected
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JP57054485A
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English (en)
Inventor
Hirohito Tanabe
田辺　博仁
Takeshi Kuramoto
倉本　毅
Yukinobu Miwa
三輪　行信
Tamotsu Ohata
大畑　有
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Publication date
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、絶縁ダート電界効果トランジスタからなる半
導体装置に関する。
〔発明の技術的背景とその間照点〕
従来、絶縁ｒ−）電界効果トランジスタからなる電力用
の半導体装置は、チャネル幅を大きくすると共に、素子
を形成し九基板領域の有効活用を図って集積度を高める
ことによシ、経済性及び歩留の向上が図られている。仁
のような電力用半導体装置としては、例えば第１図及び
第２図に示す構造のものが使用されている０図中１は、
Ｎｆｉ半導体基板で形成されたドレインである。半導体
基板の表面領域には、基板と同じ導電型の高濃度不純物
領域で形成されたソース２が多数本所定の間隔で並設さ
れている。ソース２は、その周囲を囲むＰ型不純物領域
からなるペース３によってドレイン１から分離されてい
る。ドレイン１の露出表面上及びペース３の上方に酸化
膜４を介してダート５が配置されている。ソース２上に
は、酸化膜４で囲まれ九コンタクトホール６を介してソ
ース取出電極１が形成されている。
而して、このように構成された半導体装置互では、基板
領域の有効活用を図るために第３図に示す如く、ペース
３の左右両側のドレイン１からげレイン１の内部下方に
向って流れる電子の流れＩを、ペース３の中心下で合流
せしめるソース長Ｌｌ及びドレイン長ＬＤの最適値が存
在する・例えば、ドレイン１の不純物濃度が３Ｘ１０　
　ｅｓ　　のと１１には、：／−スＡＬｓは約１０＾、
ドレイン長ＬＤは約３０μである。っまシ、ドレイン１
０不純物濃度が３　Ｘ　１０　”ｅｘａ−”の場合には
、ソース長Ｌｓが約１０Ｊでドレイン長ＬＤが約３０声
のと自に１最も優れ九素子特性が得られ基板領域の有効
活用が図られ九ととＫなる。
しかしながら、ソース長Ｌ１が約１０μのソース２上に
写真蝕刻法によりソース取出電極１用のコンタクトホー
ル−を形成することは極めて難しい、仁のため、ソース
長Ｌ１を大きくしなければならない。その結果、集積度
が低下して経済性及び歩留が悪くなる欠点があった。
〔発明の目的〕
本発明は、集積度を高めて経済性及び歩留の向上を図り
九半導体装置を・提供することをその目的とするもので
ある。
〔発明の概要〕 本発明は、半導体基板の表面を略市松模様状に突出せし
めて、突出領域で形成された凹部をこれと反対導電盤の
不純物層を介して高濃度不純物領域で埋め、突出領域の
配列方向に沿う突出領域間にソース取出電極を形成する
ことにょシ集積度の向上を図り九ものである。
〔発明の実施例〕
第４図は、本発明の一実施例の要部を示す平面図、第５
図は、同実施例を構造を立体的に示す説明図である。図
中１０は、Ｎ型半導体基板である。半導体基板１ｏの表
面には、略市松模様状に突出領域が形成されてドレイン
１１を構成している。このドレイン１１の突出領域によ
って凹凸状になっ九半導体基板１ｏの表面領域は、ドレ
イン１１の突出面を露出するようにしてＰ型不純物層１
２で覆われている。ｔた、ドレイン１ノの突出領域の形
状に倣ってＰＷｉ不純物層１２で形成され九凹部は、ド
レイン１１の突出面とほぼ同一平面をなすように充填さ
れ九Ｎ＋型高濃度不純物領域１ｓで塞がれている。ドレ
イン１１の長手方向に沿うＰ型不純物層１２間のＮ型高
濃度不純物領域１３上には、酸化膜（図示せず）を介し
てソース取出電極１４が形成されている。ソース取出電
極１４は、酸化膜に開口されたコンタクトホールを介し
て高濃度不純物領域Ｉ　ＪＫ＊続されている。この酸化
膜は、ＰＷｉ不純物層１２及びドレイン１ノの表面上に
も延出されておシ、Ｐｆｉ不純物層１２の上方に対応す
る部分には、ダート電極（図示せず）が設けられている
。
こむで、ドレイン１１の長手方向と直交する方向の隣接
するＰ型不純物層１２間の間隔はソース長り、になりて
いる、ｔた、このソース長Ｌｍ　Ｋ沿うドレイン１１の
幅がドレイン長ＬＤに表っている。つｔシ、隣接するド
レイン１１の各々を囲むＰ型不純物層１２からなるペー
スの例えば横方向（この実施例ではドレイン１１の配列
方向と直交する方向）の間隔は、ソース長Ｌｌに設定さ
れておシ、縦方向（この実施例ではドレイン１１の配列
方向）の間隔は、ソース取出電極１４が容易に形成でき
る大きさに設定されている。
このように構成された半導体装置１１１ＦＣよれば、ソ
ース、ドレイン１１関に流れる電子の流れをＰ型不純物
層１２からなるペース下の領域に合流せしめて、最も優
れた素子特性を発揮するよ、うにソーネ長Ｌｌ及びドレ
イン長ＬＤを設定して、しかも、縦方向の隣接するドレ
インのペース間隔を、ソース取出電極ＩＪを形成し易い
間隔に容易に設定できるので、基板領域の有効利用を図
って集積度を高めることができる。その結果、経済性及
び歩留を著しく向上させることができるものである。
尚、実施例では、ドレイン１１の横方向に沿って所定長
のドレイン長ＬＤ及びソース長Ｌｌを設定し、縦方向“
に沿うドレイン間にソース取出電極１４を形成するよう
Ｋしたものについて説明したが、との逆に縦方向に沿っ
てドレイン長ＬＤ及びソース長Ｌｌを設定し、横方向に
沿うドレイン１１を囲むペース間にソース取出電極１４
を形成するようにしても良い。
壕九、実施例では基板１０をＮ＠不純物領域で形成し、
ソースをＮ＋型高濃度不純物領域ＩＪで形成し九所關Ｎ
チャネル型半導体装置１１について説明したが、基板１
０をｐｇ不純物領域で形成し、ソースをｐＨ高機度不純
物領域で形成し九Ｐチャネル型半導体装置としても良い
。
〔発明の効果〕
以上説明しえ如く、本発明に係る半導体装置によれば、
集積度を高めて経済性及び歩留を著しく向上させること
ができる等顕著な効果を奏するものである。
【図面の簡単な説明】
第１図は、従来の半導体装置の断爾図、第２図は、同半
導体装置ｏＨ部の平面図、第３図は、同半導体装置の電
流の流れを示す説明図、第４図は、本発明の一実施例の
要部を示す平面図、第５図は、同実施例の構成を立体的
に示す説明図である。 １＃・・・半導体基板、１１・・・ドレイン、１２・・
・Ｐ型不純物層、１３・・・Ｎｉｌ高濃度不純物領域、
１４・・・ソース取出電極、Ｉｓ・・・半導体装置。 出願人代理人　　弁理士　鈴　江　武　彦第２図　　　
　　　第３図 第４図 第５図

Claims (1)

    【特許請求の範囲】
  1. 略市松模様状に央出しえ突出領域を表面に形成し九半導
    体基板と、前記実画領域の突出面を露出するようＫして
    諌半導体基板の表面に形成された反対導電型の不純物層
    と、該不純物層で形成された凹部に前記突出面と平坦な
    千両を形成するように充填され九諌不純物層と反対導電
    型の高一度不純物領域とを具備することを特徴とする半
    導体装置。
JP57054485A 1982-04-01 1982-04-01 半導体装置 Pending JPS58171861A (ja)

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JP57054485A JPS58171861A (ja) 1982-04-01 1982-04-01 半導体装置
EP83103132A EP0091079B1 (en) 1982-04-01 1983-03-29 Power mosfet
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EP0091079A2 (en) 1983-10-12
EP0091079A3 (en) 1983-11-23
EP0091079B1 (en) 1987-06-10

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