KR100340872B1 - 사이리스터 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 사이리스터 소자 및 그 제조방법을 개시한다. 이에 의하면, 다결정실리콘 재질의 제 1 게이트전극의 제 1 부분이 캐소드영역의 대향하는 일측 코너 상에 산화막을 개재하며 배치되고 아울러 상기 게이트전극의 제 2 부분이 제 1 부분에 일체로 연결되면서 캐소드영역의 센터부로 연장하여 접촉한다. 또한, 알루미늄 재질의 제 2 게이트전극이 층간절연막의 콘택홀을 거쳐 제 1 부분에 접촉하고, 캐소드전극이 제 2 부분을 층간절연막을 사이에 두고 절연하며 층간절연막의 콘택홀을 거쳐 접촉한다.
따라서, 본 발명은 코너 게이트형 구조를 가지면서도 센터 게이트형 구조의 트리거특성을 나타내므로 종래의 코너 게이트형 구조의 무효 전류성분을 최소화하여 트리거특성을 향상시킨다.
Description
본 발명은 코너 게이트형 구조를 갖는 사이리스터(thyristor) 소자에 관한 것으로서, 더욱 상세하게는 무효전류 성분을 최소화하여 트리거 특성을 향상하도록 한 사이리스터 소자 및 그 제조방법에 관한 것이다.
일반적으로, 사이리스터 소자는 메사형(mesa type) 구조 및 플래나형(planar type) 구조로 크게 나뉘어진다. 이들 사이리스터 소자는 각각의 구조적인 장, 단점을 갖고 있지만, 특히 생산성이 우수한 플래나형 구조가 중, 소 용량의 사이리스터 소자에 널리 이용되어 왔다. 플래나형 사이리스터 소자는 게이트전극의 배치 위치에 따라 코너 게이트형(corner gate type)과 센터 게이트형(center gate type)으로 구분된다. 즉. 코너 게이트형의 경우, 소자의 코너부에 게이트전극이 배치하고 센터 게이트형의 경우, 소자의 센터부에 게이트전극이 배치한다.
종래 기술에 의한 코너 게이트형 사이리스터 소자는 도 1 및 도 2에 도시된 바와 같이, N형 반도체기판(10)의 액티브영역들을 전기적으로 격리하기 위해 반도체기판(10)의 상, 하면의 필드영역에 P+형 소자격리층(11)이 형성되고, 반도체기판(10)의 액티브영역의 상면 일부분에 P형 게이트영역(13)이 형성되고 또한 액티브영역의 하면 전체에 P형 애노드영역(15)이 형성되고, P형 게이트영역(13)의 일부분 내에 N+형 캐소드영역(17)이 감싸지도록 형성된다. 반도체기판(10)의 상면에 산화막과 같은 층간절연막(21)이 형성되고, 게이트영역(13)의 일부를 노출시키는 층간절연막(21)의 콘택홀을 거쳐 게이트영역(13)에 게이트전극(31)이 접촉하고, 캐소드영역의 일부를 노출시키는 층간절연막의 콘택홀을 거쳐 캐소드영역(17)에 캐소드전극(33)이 형성되고, 애노드영역(15)의 전면에 애노드전극(35)이 접촉한다. 여기서, 게이트전극(31)이 게이트영역(13)에 오버랩하며 캐소드영역(17)의 절취된 코너 외측에 이격하여 배치되며 된다.
이와 같이 구성되는 코너 게이트형 사이리스터 소자의 제조방법을 도 1 및 도 2를 참조하여 설명하면, 먼저, 균일한 저항율을 갖는 N형 반도체기판(10), 예를 들어 실리콘기판의 제 1, 2 표면인 상, 하 양면에 마스킹막인 산화막(도시 안됨)을 적층하고 나서 사진식각공정을 이용하여 필드영역의 산화막을 그 아래의 반도체기판(10)의 상, 하면이 노출될 때까지 식각하고, 보론(B)과 같은 P형 불순물의 소오스를 반도체기판(10)의 노출된 상, 하면에 데포지션하고 이를 고온에서 확산하여 P+형 소자격리층(11)을 형성한다. 그런 다음, 사진식각공정을 이용하여 P형 게이트영역(13)을 한정하기 위해 반도체기판(10)의 상면 상의 산화막 일부분을 그 아래의 반도체기판(10)의 상면이 노출될 때까지 식각하고 아울러 애노드영역(15)을 한정하기 위해 반도체기판(10)의 하면 상의 산화막 전부를 그 아래의 반도체기판(10)의 하면이 노출될 때까지 식각하고, 보론(B)과 같은 P형 불순물의 소오스를 반도체기판(10)의 노출된 상, 하면에 데포지션하고 이를 고온에서 확산하여 반도체기판(10)의 상면 일부분에 P형 게이트영역(13)을 형성하고 또한 반도체기판(10)의 하면에 애노드영역(15)을 형성한다. 그 다음에 사진식각공정을 이용하여 NPNP 사이리스터 소자의 N+형 캐소드영역(17)을 한정하기 위해 반도체기판(11)의 상면 상의 산화막 일부분을 그 아래의 반도체기판(10)의 상면이 노출될 때까지 식각하고, 인(P)과 같은 N형 불순물의 소오스를 반도체기판(10)의 노출된 상면에 데포지션하고 이를 고온에서 확산하여 게이트영역(13) 내에 캐소드영역(17)을 형성한다. 이때, 게이트전극(31)이 캐소드영역(17)의 이웃한 모서리로부터 외측으로 일정 거리를 두고 소자의 코너부에 배치 가능하도록 상기 모서리가 절취된 형태로 캐소드영역(17)이 형성된다. 이어서, 반도체기판(10)의 상면 상에 층간절연막(21)을 적층하고 층간절연막(21)에 각각 게이트 콘택홀과 캐소드 콘택홀을 형성한 후 게이트영역(13)과 캐소드영역(17)에 각각 접속하는 게이트전극(31)과 캐소드전극(33)을 형성하고 아울러 반도체기판(10)의 하면 전체에 접속하는 애노드전극(35)의 패턴을 형성한다.
또한, 센터 게이트형 사이리스터 소자는 도 3에 도시된 바와 같이, 게이트전극(32)이 캐소드영역(18)의 이웃한 모서리로부터 내측으로 일정 거리를 두고 소자의 센터부에 배치되는 것을 제외하면 도 1의 코너 게이트형 사이리스터 소자와 동일한 구조로 이루어진다. 센터 게이트형 사이리스터 소자의 제조방법은 코너 게이트형 사이리스터 소자의 제조방법과 유사하므로 설명의 편의상 설명의 중복을 피하기 위해 생략하기로 한다.
이와 같이 구성된 종래의 플래나형 사이리스터 소자는 캐소드영역(17)의 접합을 온 상태로 전환시키기 위해 캐소드전극(33)이 접지상태인 조건에서 애노드전극(35)에 바이어스 전압을 인가하고, 게이트전극(31)에 신호전류를 인가함으로써 정상 동작한다. 이때에, 게이트전극(31)에 인가되는 전류가 사이리스터 소자의 게이트전류 특성값이 된다.
그런데, 도 1의 코너 게이트형 사이리스터 소자와 도 3의 센터 게이트형 사이리스터 소자의 경우, 캐소드영역의 접합을 온 상태로 전환하기 위하여 게이트전극(31),(32)에 각각 인가되는 게이트전류는 게이트 주변부에 분포하고 이들 전류는 그 주변에 형성된 캐소드영역의 접합을 강하게 순방향 바이어스시키는데 기여한다.
그러나, 코너 게이트형 사이리스터 소자와 센터 게이트형 사이리스터 소자는 서로의 구조적 차이 때문에 게이트전류가 캐소드영역의 접합에 미치는 효율이 서로 다를 수밖에 없다. 즉, 센터 게이트형 사이리스터 소자에서는 게이트전극(32)에 인가되는 트리거전류 모두가 캐소드영역(19)의 접합을 온시키는데 기여하는데 이는 게이트전극(32) 주위의 게이트영역(13c) 전체에 분포하는 트리거전류가 유효 트리거전류로 작용하기 때문이다. 하지만, 코너 게이트형 사이리스터 소자에서는 게이트전극(31)에 인가되는 트리거전류의 일부만이 캐소드영역(17)의 접합을 온시키는데 기여하는데 이는 도 1 및 도 2의 게이트영역(13a), 즉 게이트전극(31)과 캐소드영역(17) 사이의 게이트영역(13a)에 분포하는 트리거전류만이 유효 트리거전류로 작용하기 때문이다. 따라서, 코너 게이트형 사이리스터 소자에서는 나머지 게이트영역(13b)에 분포하는 트리거전류가 손실 전류로 작용하므로 그 만큼 소자를 트리거하기 위한 유효 트리거전류가 감소하는데 이는 원하는 유효 트리거전류를 위해 게이트전극(31)에 실제적으로 인가할 트리거전류의 증가를 가져오고 나아가 트리거 특성을 악화시킨다.
따라서, 본 발명의 목적은 무효 트리거전류 성분을 최소화하여 트리거 특성을 향상할 수 있도록 한 사이리스터 소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 코너 게이트형 사이리스터(thyristor) 소자의 요부를 나타낸 레이아웃도.
도 2는 도 1의 A-A선을 따라 절단한 사이리스터 소자의 단면도.
도 3은 종래 기술에 의한 센터 게이트형 사이리스터 소자의 요부를 나타낸 레이아웃도.
도 4는 본 발명에 의한 사이리스터 소자의 요부를 나타낸 레이아웃도.
도 5는 도 4의 B-B선을 따라 절단한 사이리스터 소자의 단면도.
도 6은 도 4의 C-C선을 따라 절단한 사이리스터 소자의 단면도.
도 7 내지 도 10은 본 발명에 의한 사이리스터 소자의 제조방법을 나타낸 단면공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 사이리스터 소자는
일면과 이에 대향하는 타면을 갖는 제 1 도전형 반도체기판;
상기 반도체기판의 액티브영역을 아이솔레이션하기 위해 상기 반도체기판의 일면과 타면의 필드영역에 형성된 아이솔레이션층;
상기 반도체기판의 일면에 선택적으로 형성된 제 2 도전형 게이트영역;
상기 반도체기판의 타면 전체에 형성된 제 2 도전형 애노드영역;
상기 게이트영역의 센터부를 제외하고 상기 게이트영역 내에 형성되는 제 1 도전형 캐소드영역;
상기 게이트영역의 코너부 상에 층간절연막을 개재하며 배치되는 제 1 부분과, 상기 제 1 부분에 일체로 연결되며 상기 센터부로 연장하여 직접 접촉하는 제 2 부분을 갖는 제 1 게이트전극;
상기 제 1 게이트전극에 접촉하는 제 2 게이트전극;
상기 캐소드영역에 접촉하는 캐소드전극; 그리고
상기 애노드영역에 접촉하는 애노드전극을 포함하는 것을 특징으로 한다.
바람직하게는 상기 제 1 게이트전극이 도전성 다결정실리콘층으로 이루어질 수 있다.
또한, 본 발명에 의한 사이리스터 소자의 제조방법은
제 1 도전형 반도체기판의 액티브영역을 아이솔레이션하기 위해 상기 반도체기판의 일면과 타면의 필드영역에 아이솔레이션층을 형성하는 단계;
상기 반도체기판의 일면에 선택적으로 제 2 도전형 게이트영역을 형성함과 아울러 상기 반도체기판의 타면 전체에 제 2 도전형 애노드영역을 형성하는 단계;
상기 게이트영역의 센터부를 제외하고 상기 게이트영역 내에 제 1 도전형 캐소드영역을 형성하는 단계;
상기 게이트영역의 코너부 상에 층간절연막을 개재하며 배치되는 제 1 부분을 형성함과 아울러 상기 제 1 부분에 일체로 연결되며 상기 센터부로 연장하여 직접 접촉하는 제 2 부분을 갖는 제 1 게이트전극을 형성하는 단계; 그리고
상기 제 1 게이트전극에 접촉하는 제 2 게이트전극과 상기 캐소드영역에 접촉하는 캐소드전극 및 상기 애노드영역에 접촉하는 애노드전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트전극을 도전성 다결정실리콘층으로 형성할 수 있다.
따라서, 본 발명에 의하면, 코너 게이트형 구조를 가지면서도 센터 게이트형 구조의 트리거특성을 나타내므로 종래의 코너 게이트형 구조의 무효 전류성분을 최소화하여 트리거특성을 향상시킨다.
이하, 본 발명에 의한 사이리스터 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 4는 본 발명에 의한 사이리스터 소자의 요부를 나타낸 레이아웃도이고, 도 5는 도 4의 B-B선을 따라 절단한 사이리스터 소자의 단면도이고, 도 6은 도 4의 C-C선을 따라 절단한 사이리스터 소자의 단면도이다. 설명의 편의상 도 4 내지 도 6을 연관하여 설명하기로 한다.
본 발명의 사이리스터 소자는 도 4 내지 도 6에 도시된 바와 같이, 제 1 도전형, 예를 들어 N형의 반도체기판(10)의 액티브영역들을 전기적으로 격리하기 위해 반도체기판(10)의 상, 하면의 필드영역에 제 2 도전형인 P+형의 소자격리층(11)이 형성되고, 반도체기판(10)의 액티브영역의 상면 일부분에 P형 게이트영역(13)이 형성되고 또한 액티브영역의 하면 전체에 P형 애노드영역(15)이 형성되고, 제 1 게이트전극(51)의 제 1 부분이 층간절연막(21)을 사이에 두고 캐소드영역(47)의 일측 코너부 상에 오버랩하고 아울러 제 1 게이트전극(51)의 제 2 부분이 상기 제 1 부분에 일체로 연결되며 캐소드영역(47)의 센터부로 연장하면서 직접 접촉한다. N+형 캐소드영역(47)이 제 1 게이트전극(51)의 제 1 부분(51a) 아래 영역을 포함한 P형 게이트영역(13)의 일부분에 감싸지도록 형성되되 제 1 게이트전극(51)의 제 2 부분(51b)을 사이에 두고 이격한다. 제 2 게이트전극(61)이 층간절연막(21)의 콘택홀을 거쳐 제 1 부분(51a)에 접촉하고, 캐소드전극(63)이 층간절연막(21)의 콘택홀을 거쳐 캐소드영역(47)에 접촉하면서 제 2 부분(51b)에는 층간절연막(21)을 사이에 두고 절연된다. 애노드영역(15)의 전면에 애노드전극(65)이 접촉한다.
이와 같이 구성되는 본 발명의 사이리스터 소자의 제조방법을 도 7 내지 도 10을 참조하여 설명하기로 한다. 각 도의 a 및 b는 도 4의 B-B선과 C-C선을 따라 절단한 단면도이다.
도 7a 및 도 7b를 참조하면, 먼저, 제 1 도전형, 예를 들어 N형의 균일한 저항율을 갖는 반도체기판(10), 예를 들어 실리콘기판의 제 1, 2 표면인 상, 하 양면에 마스킹막인 산화막(도시 안됨)을 적층하고 나서 사진식각공정을 이용하여 필드영역의 산화막을 그 아래의 반도체기판(10)의 상, 하면이 노출될 때까지 식각하고, 제 2 도전형인 P형 불순물, 예를 들어 보론(B)의 소오스를 반도체기판(10)의 노출된 상, 하면에 데포지션하고 이를 고온에서 확산하여 P+형 소자격리층(11)을 형성한다.
그런 다음, 사진식각공정을 이용하여 P형 게이트영역(13)과 P형 애노드영역(15)을 한정하기 위해 게이트영역(13)에 해당하는, 반도체기판(10)의 상면 상의 산화막 일부분을 그 아래의 반도체기판(10)의 상면이 노출될 때까지 식각하고 아울러 애노드영역(15)에 해당하는, 반도체기판(10)의 하면 상의 산화막 전부를 그 아래의 반도체기판(11)의 하면이 노출될 때까지 식각한다. 이어서, 보론(B)과 같은 P형 불순물의 소오스를 상기 결과 구조의 반도체기판(10) 상에 데포지션하고 이를 고온에서 확산하여 반도체기판(10)의 상면 일부분에 P형 게이트영역(13)을 형성하고 또한 반도체기판(10)의 하면에 애노드영역(15)을 형성한다.
도 8a 및 도 8b를 참조하면, 그 다음에 반도체기판(10)의 상, 하면 상에 산화막을 형성하고 나서 사진식각공정을 이용하여 NPNP 사이리스터 소자의 N+형 캐소드영역(47)을 한정하기 위해 반도체기판(10)의 상면 상의 산화막의 일부분을 그 아래의 반도체기판(10)의 상면이 노출될 때까지 식각한다. 여기서, 후속 공정에서 형성할 제 1 게이트전극(51)의 제 2 부분(51b)이 직접 접촉할 게이트영역(13)의 센터부는 그 위에 캐소드영역(47)이 형성되지 않도록 산화막으로 커버한다.
이후, 상기 결과 구조물 상에 인(P)과 같은 N형 불순물의 소오스를 고농도로 데포지션하고 이를 고온에서 확산하여 게이트영역(13) 내에 N+형 캐소드영역(47)을 형성한다.
도 9a 및 도 9b를 참조하면, 그 다음에 게이트영역(13)의 센터부 상의 산화막을 제거하고 그 아래의 게이트영역(13)의 센터부를 노출시킨다. 이어서, 상기 결과 구조물 상에 도전층, 예를 들어 다결정실리콘층을 적층하고 이를 도 4에 도시된 바와 같이, 제 1 게이트전극(51)을 형성한다. 즉, 제 1 게이트전극(51)의 제 1 부분(51a)이 캐소드영역(47)의 일측 코너부에 오버랩하며 층간절연막(21) 상에 위치하고 아울러 제 1 게이트전극(51)의 제 2 부분(51b)이 좌, 우측의 층간절연막(21) 사이에 위치하고 상기 센터부보다 작은 사이즈를 가지며 제 1 부분(51a)에 일체로 연결되고 캐소드영역(47)의 센터부로 연장하면서 직접 접촉한다.
도 10a 및 도 10b를 참조하면, 이어서, 상기 결과 구조물 상에 층간절연막(21)인 산화막을 추가로 적층하여 제 1 게이트전극(51)의 제 1 부분(51a)과 제 2 부분(51b)을 함께 커버한 후 사진식각공정을 이용하여 제 1 게이트전극(51)의 제 1 부분(51a)과 캐소드영역(47)을 각각 노출시키는 콘택홀을 형성하고 아울러 애노드영역(15)을 전부 노출시키기 위해 그 위의 산화막을 식각한다. 그 다음에, 상기 결과 구조의 반도체기판(10)의 상, 하면에 도전층, 예를 들어 알루미늄층을 적층하고 이를 제 2 게이트전극(61)과 캐소드전극(63) 및 애노드전극(65)을 위한 패턴으로 각각 형성하여 본 발명의 사이리스터 소자의 제조공정을 완료한다.
따라서, 본 발명의 코너 게이트를 갖는 플래나형 NPNP 사이리스터 소자는 제 1 게이트전극(51)의 제 1 부분(51a)이 코너 게이트형 구조를 가지고 또한 제 1 게이트전극(51)의 제 2 부분(51b) 주위의 캐소드영역(47)이 센터 게이트형 구조의 캐소드와 유사한 형태로 형성되므로 도 4 및 도 6에 도시된 바와 같이, 제 2 부분(51b)에 인가되는 트리거전류 전체가 제 2 부분(51b) 주위의 모든 게이트영역(13d)에 분포하는, 유효 트리거전류로 작용한다. 그 결과, 무효 트리거전류의 성분을 최소화하여 트리거전류의 증가를 방지하고 센터 게이트형 구조와 동일한 트리거특성의 향상을 이룰 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 다결정실리콘 재질의 제 1 게이트전극의 제 1 부분이 캐소드영역의 대향하는 일측 코너 상에 산화막을 개재하며 배치되고 아울러 상기 게이트전극의 제 2 부분이 제 1 부분에 일체로 연결되면서 캐소드영역의 센터부로 연장하여 접촉한다. 또한, 알루미늄 재질의 제 2 게이트전극이 층간절연막의 콘택홀을 거쳐 제 1 부분에 접촉하고, 캐소드전극이 제 2 부분을 층간절연막을 사이에 두고 절연하며 층간절연막의 콘택홀을 거쳐 접촉한다.
따라서, 본 발명은 코너 게이트형 구조를 가지면서도 센터 게이트형 구조의 트리거특성을 나타내므로 종래의 코너 게이트형 구조의 무효 전류성분을 최소화하여 트리거특성을 향상시킨다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (4)
- 일면과 이에 대향하는 타면을 갖는 제 1 도전형 반도체기판;상기 반도체기판의 액티브영역을 아이솔레이션하기 위해 상기 반도체기판의 일면과 타면의 필드영역에 형성된 아이솔레이션층;상기 반도체기판의 일면에 선택적으로 형성된 제 2 도전형 게이트영역;상기 반도체기판의 타면 전체에 형성된 제 2 도전형 애노드영역;상기 게이트영역의 센터부를 제외하고 상기 게이트영역 내에 형성되는 제 1 도전형 캐소드영역;상기 게이트영역의 코너부 상에 층간절연막을 개재하며 배치되는 제 1 부분과, 상기 제 1 부분에 일체로 연결되며 상기 센터부로 연장하여 직접 접촉하는 제 2 부분을 갖는 제 1 게이트전극;상기 제 1 게이트전극에 접촉하는 제 2 게이트전극;상기 캐소드영역에 접촉하는 캐소드전극; 그리고상기 애노드영역에 접촉하는 애노드전극을 포함하는 사이리스터 소자.
- 제 1 항에 있어서, 상기 제 1 게이트전극이 도전성 다결정실리콘층으로 이루어진 것을 특징으로 하는 사이리스터 소자.
- 제 1 도전형 반도체기판의 액티브영역을 아이솔레이션하기 위해 상기 반도체기판의 일면과 타면의 필드영역에 아이솔레이션층을 형성하는 단계;상기 반도체기판의 일면에 선택적으로 제 2 도전형 게이트영역을 형성함과 아울러 상기 반도체기판의 타면 전체에 제 2 도전형 애노드영역을 형성하는 단계;상기 게이트영역의 센터부를 제외하고 상기 게이트영역 내에 제 1 도전형 캐소드영역을 형성하는 단계;상기 게이트영역의 코너부 상에 층간절연막을 개재하며 배치되는 제 1 부분을 형성함과 아울러 상기 제 1 부분에 일체로 연결되며 상기 센터부로 연장하여 직접 접촉하는 제 2 부분을 갖는 제 1 게이트전극을 형성하는 단계; 그리고상기 제 1 게이트전극에 접촉하는 제 2 게이트전극과 상기 캐소드영역에 접촉하는 캐소드전극 및 상기 애노드영역에 접촉하는 애노드전극을 형성하는 단계를 포함하는 사이리스터 소자의 제조방법.
- 제 3 항에 있어서, 제 1 게이트전극을 도전성 다결정실리콘층으로 형성하는 것을 특징으로 하는 사이리스터 소자의 제조방법.
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Applications Claiming Priority (1)
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Family Applications (1)
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- 2000-01-06 KR KR1020000000419A patent/KR100340872B1/ko not_active IP Right Cessation
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| KR20010068481A (ko) | 2001-07-23 |
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