JPH08125125A - 半導体容量の製造方法 - Google Patents
半導体容量の製造方法Info
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- JPH08125125A JPH08125125A JP28251194A JP28251194A JPH08125125A JP H08125125 A JPH08125125 A JP H08125125A JP 28251194 A JP28251194 A JP 28251194A JP 28251194 A JP28251194 A JP 28251194A JP H08125125 A JPH08125125 A JP H08125125A
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- Japan
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- diffusion layer
- electrode
- forming
- opening
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Abstract
(57)【要約】
【目的】 拡散層３に接触する第２電極８２を形成する
開口部１０のサイドエッチを少なくし、半導体容量素子
の微細加工の精度を向上させることにある。 【構成】 容量を得るための窒化膜６と第１電極８１を
形成する開口部９と、拡散層３への電気的な接触を行う
ための第２電極８２を形成する開口部１０を同時に形成
する。また、他の回路素子としてトランジスタが半導体
装置に形成される場合にはそのトランジスタの電極形成
部分の開口部２６、２７、２８を同時に形成する。開口
部９の窒化膜６はその後に形成する。 【効果】 半導体容量素子と回路素子の微細加工の精度
を向上できる。
開口部１０のサイドエッチを少なくし、半導体容量素子
の微細加工の精度を向上させることにある。 【構成】 容量を得るための窒化膜６と第１電極８１を
形成する開口部９と、拡散層３への電気的な接触を行う
ための第２電極８２を形成する開口部１０を同時に形成
する。また、他の回路素子としてトランジスタが半導体
装置に形成される場合にはそのトランジスタの電極形成
部分の開口部２６、２７、２８を同時に形成する。開口
部９の窒化膜６はその後に形成する。 【効果】 半導体容量素子と回路素子の微細加工の精度
を向上できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置内に形成さ
れる半導体容量の製造方法に関するものである。
れる半導体容量の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置内に形成される容量は、ＰＮ
接合を用いるＰＮ接合容量と、酸化膜や窒化珪素膜を絶
縁膜として用いるＭＩＳ容量があるが、容量値を精度良
く設定できるＭＩＳ容量が多用される。
接合を用いるＰＮ接合容量と、酸化膜や窒化珪素膜を絶
縁膜として用いるＭＩＳ容量があるが、容量値を精度良
く設定できるＭＩＳ容量が多用される。
【０００３】図５から図９までは従来のＭＩＳ容量によ
る半導体容量の製造方法を示す半導体装置の断面図であ
り、各製造工程ごとに示してある。図５において、半導
体装置は半導体基板１上にエピタキシャル層２が形成さ
れており、そのエピタキシャル層２内に分離層２５を境
にして左側に半導体容量、右側に他の回路素子としてＮ
ＰＮトランジスタが形成される様子が表されている。半
導体容量が形成される領域のエピタキシャル層２内には
拡散層３が形成されている。トランジスタが形成される
領域のエピタキシャル層２内にはベースとなる拡散層２
２、コレクタとなる拡散層２３、さらに拡散層２２内に
エミッタとなる拡散層２１が形成されている。また、半
導体基板１とエピタキシャル層２の境には、埋込層２４
が形成されている。そして、従来の製造方法では最初に
拡散層３の表面とトランジスタを形成する領域の表面が
酸化膜４で被われる。
る半導体容量の製造方法を示す半導体装置の断面図であ
り、各製造工程ごとに示してある。図５において、半導
体装置は半導体基板１上にエピタキシャル層２が形成さ
れており、そのエピタキシャル層２内に分離層２５を境
にして左側に半導体容量、右側に他の回路素子としてＮ
ＰＮトランジスタが形成される様子が表されている。半
導体容量が形成される領域のエピタキシャル層２内には
拡散層３が形成されている。トランジスタが形成される
領域のエピタキシャル層２内にはベースとなる拡散層２
２、コレクタとなる拡散層２３、さらに拡散層２２内に
エミッタとなる拡散層２１が形成されている。また、半
導体基板１とエピタキシャル層２の境には、埋込層２４
が形成されている。そして、従来の製造方法では最初に
拡散層３の表面とトランジスタを形成する領域の表面が
酸化膜４で被われる。
【０００４】図６のように、酸化膜４に開口部９を設け
て拡散層３の表面の一部５を露呈させる。次いで、図７
のように拡散層３の表面の一部５を被う窒化膜６を開口
部９に形成する。さらに、図８のように酸化膜４に開口
部１０を設けて拡散層３の別の表面の一部７を露呈させ
る。半導体装置には半導体容量と共にトランジスタが形
成されているので、トランジスタの電極形成部分、すな
わち拡散層２１、２２、２３の表面も同時に露呈させ
る。２６、２７、２８が夫々拡散層２１、２２、２３の
表面を露呈させるために設けられた開口部である。
て拡散層３の表面の一部５を露呈させる。次いで、図７
のように拡散層３の表面の一部５を被う窒化膜６を開口
部９に形成する。さらに、図８のように酸化膜４に開口
部１０を設けて拡散層３の別の表面の一部７を露呈させ
る。半導体装置には半導体容量と共にトランジスタが形
成されているので、トランジスタの電極形成部分、すな
わち拡散層２１、２２、２３の表面も同時に露呈させ
る。２６、２７、２８が夫々拡散層２１、２２、２３の
表面を露呈させるために設けられた開口部である。
【０００５】そして、図９のように窒化膜６上に第１電
極８１を形成すると共に、拡散層３の表面の一部７に接
触する第２電極８２を開口部１０に形成することにより
ＭＩＳ容量による半導体容量が完成する。容量は第１電
極８１と拡散層３間に得られ、第２電極８２は拡散層３
への電気的な接触を行うための電極である。また、開口
部２６、２７、２８にも第１電極８１、第２電極８２と
同時に第３電極２９Ａ、２９Ｂ、２９Ｃが形成され、ト
ランジスタが完成する。
極８１を形成すると共に、拡散層３の表面の一部７に接
触する第２電極８２を開口部１０に形成することにより
ＭＩＳ容量による半導体容量が完成する。容量は第１電
極８１と拡散層３間に得られ、第２電極８２は拡散層３
への電気的な接触を行うための電極である。また、開口
部２６、２７、２８にも第１電極８１、第２電極８２と
同時に第３電極２９Ａ、２９Ｂ、２９Ｃが形成され、ト
ランジスタが完成する。
【０００６】しかし、窒化膜６を形成した後に拡散層３
の別の表面の一部７と他の回路素子の電極形成部分を露
呈させる従来の製造方法は、表面の一部７を露呈させる
ための開口部１０と他の回路素子の開口部２６、２７、
２８のサイドエッチが大きくなる欠点を有する。これ
は、窒化膜６を形成する際に通常プラズマエッチングが
用いられることにより、酸化膜４の表面が変質するこ
と、またその表面に凹凸ができること等による。したが
って、開口部１０を形成するための酸化膜４の平面積が
広くなり、第２電極８２の平面積も広くなる。このこと
は、半導体容量の占有面積が広くなることに結びつくの
で望ましくない。開口部２６、２７、２８についても同
様であり、トランジスタの占有面積が広くなる。
の別の表面の一部７と他の回路素子の電極形成部分を露
呈させる従来の製造方法は、表面の一部７を露呈させる
ための開口部１０と他の回路素子の開口部２６、２７、
２８のサイドエッチが大きくなる欠点を有する。これ
は、窒化膜６を形成する際に通常プラズマエッチングが
用いられることにより、酸化膜４の表面が変質するこ
と、またその表面に凹凸ができること等による。したが
って、開口部１０を形成するための酸化膜４の平面積が
広くなり、第２電極８２の平面積も広くなる。このこと
は、半導体容量の占有面積が広くなることに結びつくの
で望ましくない。開口部２６、２７、２８についても同
様であり、トランジスタの占有面積が広くなる。
【０００７】また、サイドエッチが大きくなると、第２
電極８２と表面の一部７との接触状態も不安定になりや
すい。さらに、第２電極８２を含めて半導体容量全体を
構成する導体パターンの再現性も悪くなる。第３電極２
９Ａ、２９Ｂ、２９Ｃとトランジスタの夫々の拡散層の
表面との接触状態においても同様であり、同じような不
都合が発生する。いずれにせよ、開口部１０、開口部２
６、２７、２８のサイドエッチが大きいことは、ＭＩＳ
容量による半導体容量および他の回路素子の微細加工と
いう見地からは望ましくなく、半導体装置の微細加工全
体にとって悪影響を生ずる。
電極８２と表面の一部７との接触状態も不安定になりや
すい。さらに、第２電極８２を含めて半導体容量全体を
構成する導体パターンの再現性も悪くなる。第３電極２
９Ａ、２９Ｂ、２９Ｃとトランジスタの夫々の拡散層の
表面との接触状態においても同様であり、同じような不
都合が発生する。いずれにせよ、開口部１０、開口部２
６、２７、２８のサイドエッチが大きいことは、ＭＩＳ
容量による半導体容量および他の回路素子の微細加工と
いう見地からは望ましくなく、半導体装置の微細加工全
体にとって悪影響を生ずる。
【０００８】
【発明が解決しようとする課題】本発明の課題は、拡散
層へ接触する第２電極を形成する開口部のサイドエッチ
を小さくし、半導体容量素子の微細加工の精度を向上さ
せることにある。同時に、半導体装置内に形成される他
の回路素子の微細加工の精度も向上することにある。ま
た、製造途中の工程数を減らすことにより、製造価格を
下げることにある。
層へ接触する第２電極を形成する開口部のサイドエッチ
を小さくし、半導体容量素子の微細加工の精度を向上さ
せることにある。同時に、半導体装置内に形成される他
の回路素子の微細加工の精度も向上することにある。ま
た、製造途中の工程数を減らすことにより、製造価格を
下げることにある。
【０００９】
【課題を解決するための手段】本発明は、エピタキシャ
ル層表面に形成された拡散層、拡散層の表面の一部に形
成された窒化珪素膜、窒化珪素膜の表面に形成された第
１電極、拡散層の表面の別の一部に形成された第２電極
を有する半導体容量の製造方法において、拡散層表面を
被う酸化膜を形成する工程、酸化膜に開口部を設けて拡
散層の表面の一部と別の表面の一部を露呈する工程、該
拡散層の表面の一部に窒化珪素膜を形成する工程、窒化
珪素膜の表面に第１電極、拡散層の別の表面の一部に第
２電極を形成する工程からなることを特徴とする。
ル層表面に形成された拡散層、拡散層の表面の一部に形
成された窒化珪素膜、窒化珪素膜の表面に形成された第
１電極、拡散層の表面の別の一部に形成された第２電極
を有する半導体容量の製造方法において、拡散層表面を
被う酸化膜を形成する工程、酸化膜に開口部を設けて拡
散層の表面の一部と別の表面の一部を露呈する工程、該
拡散層の表面の一部に窒化珪素膜を形成する工程、窒化
珪素膜の表面に第１電極、拡散層の別の表面の一部に第
２電極を形成する工程からなることを特徴とする。
【００１０】
【作用】容量を得るために窒化膜と第１電極を形成する
開口部と、拡散層への電気的な接触を行うための第２電
極を形成する開口部を窒化膜より前に同時に形成するこ
とにより、第２電極を形成する開口部のサイドエッチを
小さくすることができる。他の回路素子が半導体装置に
形成されている場合には、その回路素子の電極形成部分
の開口部を半導体容量の開口部と同時に形成することに
より、他の回路素子の開口部のサイドエッチも小さくす
ることができる。
開口部と、拡散層への電気的な接触を行うための第２電
極を形成する開口部を窒化膜より前に同時に形成するこ
とにより、第２電極を形成する開口部のサイドエッチを
小さくすることができる。他の回路素子が半導体装置に
形成されている場合には、その回路素子の電極形成部分
の開口部を半導体容量の開口部と同時に形成することに
より、他の回路素子の開口部のサイドエッチも小さくす
ることができる。
【００１１】
【実施例】以下、本発明の半導体容量の製造方法の実施
例を示す図１から図４までを参照しながら説明する。図
１から図４は製造工程における半導体装置の断面図であ
り、図５から図９までと同一部分は同じ符号を付与して
ある。図１における半導体装置は、導電形がＰ形の高比
抵抗のシリコンからなる半導体基板１上にＮ形で高比抵
抗のエピタキシャル層２が形成されている。そして、エ
ピタキシャル層２内には、分離層２５を境にして左側に
半導体容量、右側に他の回路素子としてＮＰＮトランジ
スタが形成される。半導体容量が形成される領域のエピ
タキシャル層２内にはＮ形で低比抵抗の拡散層３が形成
されている。
例を示す図１から図４までを参照しながら説明する。図
１から図４は製造工程における半導体装置の断面図であ
り、図５から図９までと同一部分は同じ符号を付与して
ある。図１における半導体装置は、導電形がＰ形の高比
抵抗のシリコンからなる半導体基板１上にＮ形で高比抵
抗のエピタキシャル層２が形成されている。そして、エ
ピタキシャル層２内には、分離層２５を境にして左側に
半導体容量、右側に他の回路素子としてＮＰＮトランジ
スタが形成される。半導体容量が形成される領域のエピ
タキシャル層２内にはＮ形で低比抵抗の拡散層３が形成
されている。
【００１２】トランジスタが形成される領域のエピタキ
シャル層２内にはベースとなるＰ形の拡散層２２、コレ
クタとなるＮ形の拡散層２３、さらに拡散層２２内にエ
ミッタとなるＮ形の拡散層２１が形成されている。ま
た、半導体基板１とエピタキシャル層２の境には、埋込
層２４が形成されている。拡散層２１、２２、２３、埋
込層２４はいずれも低比抵抗である。なお、拡散層と埋
込み層は、導電形がＮ形であれば砒素、Ｐ形であれば硼
素をイオン注入し、熱処理を行う等の公知の方法によっ
て形成すればよい。そして、最初に拡散層３の表面とト
ランジスタを形成する領域の表面が二酸化珪素からなる
酸化膜４で被われる。
シャル層２内にはベースとなるＰ形の拡散層２２、コレ
クタとなるＮ形の拡散層２３、さらに拡散層２２内にエ
ミッタとなるＮ形の拡散層２１が形成されている。ま
た、半導体基板１とエピタキシャル層２の境には、埋込
層２４が形成されている。拡散層２１、２２、２３、埋
込層２４はいずれも低比抵抗である。なお、拡散層と埋
込み層は、導電形がＮ形であれば砒素、Ｐ形であれば硼
素をイオン注入し、熱処理を行う等の公知の方法によっ
て形成すればよい。そして、最初に拡散層３の表面とト
ランジスタを形成する領域の表面が二酸化珪素からなる
酸化膜４で被われる。
【００１３】図２のように、酸化膜４に開口部９と開口
部１０を同時に形成し、拡散層３の表面の一部５と別の
表面の一部７を露呈させる。また、トランジスタが形成
される領域の酸化膜４にも同時に開口部２６、２７、２
８を形成して、拡散層２１、２２、２３の表面を露呈さ
せる。図３のように、露呈した拡散層３の表面の一部５
を被う窒化膜６を開口部９に形成する。窒化膜６は減圧
ＣＶＤ法を用いて１０００Å程度の厚みで全面に形成さ
れた後、プラズマエッチングの手法を用いて不要部分を
除去することにより形成される。
部１０を同時に形成し、拡散層３の表面の一部５と別の
表面の一部７を露呈させる。また、トランジスタが形成
される領域の酸化膜４にも同時に開口部２６、２７、２
８を形成して、拡散層２１、２２、２３の表面を露呈さ
せる。図３のように、露呈した拡散層３の表面の一部５
を被う窒化膜６を開口部９に形成する。窒化膜６は減圧
ＣＶＤ法を用いて１０００Å程度の厚みで全面に形成さ
れた後、プラズマエッチングの手法を用いて不要部分を
除去することにより形成される。
【００１４】そして図４のように、アルミニウムからな
る第１電極８１を窒化膜６上に形成し、同時に拡散層３
に接触する第２電極８２を開口部１０に形成することに
より半導体容量は完成する。第１電極８１、第２電極８
２と同時に開口部２６、２７、２８にも夫々第３電極２
９Ａ、２９Ｂ、２９Ｃを形成することによりトランジス
タも完成する。第２電極８２、トランジスタの第３電極
２９Ａ、２９Ｂ、２９Ｃの平面積は従来に比較して狭く
してあるが、夫々の開口部を十分に被って形成されてい
る。また、トランジスタのベースとなる拡散層２２の平
面積は従来の製造方法の時に比較して狭くしてあるにも
かかわらず、電極２９Ａ、２９Ｂ、２９Ｃの間隔を十分
得ることができる。
る第１電極８１を窒化膜６上に形成し、同時に拡散層３
に接触する第２電極８２を開口部１０に形成することに
より半導体容量は完成する。第１電極８１、第２電極８
２と同時に開口部２６、２７、２８にも夫々第３電極２
９Ａ、２９Ｂ、２９Ｃを形成することによりトランジス
タも完成する。第２電極８２、トランジスタの第３電極
２９Ａ、２９Ｂ、２９Ｃの平面積は従来に比較して狭く
してあるが、夫々の開口部を十分に被って形成されてい
る。また、トランジスタのベースとなる拡散層２２の平
面積は従来の製造方法の時に比較して狭くしてあるにも
かかわらず、電極２９Ａ、２９Ｂ、２９Ｃの間隔を十分
得ることができる。
【００１５】なお、本発明の製造方法は実施例に限定す
る必要はない。例えば、半導体装置には半導体容量だけ
が形成されていてもよいし、他の回路素子としては抵抗
やダイオードが形成してあってもよい。容量を得る開口
部９と、拡散層３に接触する第２電極８２を形成する開
口部１０は実施例のように夫々一つに限定する必要はな
く、複数形成してもよい。
る必要はない。例えば、半導体装置には半導体容量だけ
が形成されていてもよいし、他の回路素子としては抵抗
やダイオードが形成してあってもよい。容量を得る開口
部９と、拡散層３に接触する第２電極８２を形成する開
口部１０は実施例のように夫々一つに限定する必要はな
く、複数形成してもよい。
【００１６】
【発明の効果】以上述べたように本発明の半導体容量の
製造方法は、容量を得るための開口部と、エピタキシャ
ル層中に形成された拡散層に電気的な接触を行うための
第２電極を形成する開口部が同時に形成される。他の回
路素子が半導体装置に形成される場合には、その回路素
子の電極形成部分にも同時に開口部が形成される。開口
部を形成する前に窒化膜を形成する工程はないので、窒
化膜を形成する際の酸化膜表面の変質や凹凸の発生はな
い。したがって、第２電極を形成する開口部と他の回路
素子の電極形成部分の開口部のサイドエッチが従来の製
造方法に比較して小さくなる。このことは、半導体容量
と他の回路素子の微細加工の精度を向上することにおい
て極めて効果的である。また、酸化膜の開口部の形成は
同時に行われるので、製造工程が従来に比較して簡単に
なり、半導体容量の価格、あるいは半導体容量が形成さ
れる半導体装置の価格の低減に寄与することができる。
製造方法は、容量を得るための開口部と、エピタキシャ
ル層中に形成された拡散層に電気的な接触を行うための
第２電極を形成する開口部が同時に形成される。他の回
路素子が半導体装置に形成される場合には、その回路素
子の電極形成部分にも同時に開口部が形成される。開口
部を形成する前に窒化膜を形成する工程はないので、窒
化膜を形成する際の酸化膜表面の変質や凹凸の発生はな
い。したがって、第２電極を形成する開口部と他の回路
素子の電極形成部分の開口部のサイドエッチが従来の製
造方法に比較して小さくなる。このことは、半導体容量
と他の回路素子の微細加工の精度を向上することにおい
て極めて効果的である。また、酸化膜の開口部の形成は
同時に行われるので、製造工程が従来に比較して簡単に
なり、半導体容量の価格、あるいは半導体容量が形成さ
れる半導体装置の価格の低減に寄与することができる。
【図１】 本発明の半導体容量の製造方法の実施例の一
工程を示す半導体装置の断面図である。
工程を示す半導体装置の断面図である。
【図２】 本発明の半導体容量の製造方法の実施例の一
工程を示す半導体装置の断面図である。
工程を示す半導体装置の断面図である。
【図３】 本発明の半導体容量の製造方法の実施例の一
工程を示す半導体装置の断面図である。
工程を示す半導体装置の断面図である。
【図４】 本発明の半導体容量の製造方法の実施例の一
工程を示す半導体装置の断面図である。
工程を示す半導体装置の断面図である。
【図５】 従来の半導体容量の製造方法の一工程を示す
半導体装置の断面図である。
半導体装置の断面図である。
【図６】 従来の半導体容量の製造方法の一工程を示す
半導体装置の断面図である。
半導体装置の断面図である。
【図７】 従来の半導体容量の製造方法の一工程を示す
半導体装置の断面図である。
半導体装置の断面図である。
【図８】 従来の半導体容量の製造方法の一工程を示す
半導体装置の断面図である。
半導体装置の断面図である。
【図９】 従来の半導体容量の製造方法の一工程を示す
半導体装置の断面図である。
半導体装置の断面図である。
３ 拡散層 ４ 酸化膜 ６ 窒化膜 ９、１０ 開口部
Claims (2)
- 【請求項１】 エピタキシャル層表面に形成された拡散
層、拡散層の表面の一部に形成された窒化珪素膜、窒化
珪素膜の表面に形成された第１電極、拡散層の表面の別
の一部に形成された第２電極を有する半導体容量の製造
方法において、拡散層表面を被う酸化膜を形成する工
程、酸化膜に開口部を設けて拡散層の表面の一部と別の
表面の一部を露呈する工程、該拡散層の表面の一部に窒
化珪素膜を形成する工程、窒化珪素膜の表面に第１電
極、拡散層の別の表面の一部に第２電極を形成する工程
からなることを特徴とする半導体装置の製造方法。 - 【請求項２】 エピタキシャル層表面に形成された拡散
層、拡散層の表面の一部に形成された窒化珪素膜、窒化
珪素膜の表面に形成された第１電極、拡散層の表面の別
の一部に形成された第２電極を有し、エピタキシャル表
面に形成された他の回路素子と共に半導体装置内に形成
されている半導体容量の製造方法において、拡散層表面
と他の回路素子が形成されている領域の表面を被う酸化
膜を形成する工程、酸化膜に開口部を設けて拡散層の表
面の一部と別の表面の一部と、他の回路素子の電極形成
部分を露呈する工程、該拡散層の表面の一部に窒化珪素
膜を形成する工程、窒化珪素膜の表面に第１電極、拡散
層の別の表面の一部に第２電極、他の回路素子の電極形
成部分に第３電極を形成する工程からなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28251194A JPH08125125A (ja) | 1994-10-21 | 1994-10-21 | 半導体容量の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28251194A JPH08125125A (ja) | 1994-10-21 | 1994-10-21 | 半導体容量の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125125A true JPH08125125A (ja) | 1996-05-17 |
Family
ID=17653405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28251194A Pending JPH08125125A (ja) | 1994-10-21 | 1994-10-21 | 半導体容量の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125125A (ja) |
-
1994
- 1994-10-21 JP JP28251194A patent/JPH08125125A/ja active Pending
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