JPS62179764A - 壁スペ−サを有するバイポ−ラ半導体装置の製造方法 - Google Patents
壁スペ−サを有するバイポ−ラ半導体装置の製造方法Info
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- JPS62179764A JPS62179764A JP61298579A JP29857986A JPS62179764A JP S62179764 A JPS62179764 A JP S62179764A JP 61298579 A JP61298579 A JP 61298579A JP 29857986 A JP29857986 A JP 29857986A JP S62179764 A JPS62179764 A JP S62179764A
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
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- H01L29/42304—Base electrodes for bipolar transistors
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体技術に関する。
半導体の製造者は、集積回路上の装置の密度を高めるた
めに常に努力を続けている。然し乍ら、このような高い
密度が性能を犠牲にすることによって得られることは受
は入れられないことである。
めに常に努力を続けている。然し乍ら、このような高い
密度が性能を犠牲にすることによって得られることは受
は入れられないことである。
本発明は、バイポーラトランジスタを製造するための改
良された方法に関する。この方法は、密度を高めるだけ
でなく、高速作動のトランジスタを形成するものである
。
良された方法に関する。この方法は、密度を高めるだけ
でなく、高速作動のトランジスタを形成するものである
。
本発明の目的は、バイポーラトランジスタのベース接点
とエミッタ接点との間隔を最小にすることである。
とエミッタ接点との間隔を最小にすることである。
本発明の特徴の１つは、酸化物スペーサを使用してトラ
ンジスタのベースのケイ化物層をそのエミッタのケイ化
物層から分離し、これにより、これらの層を垂直方向に
分離し且つ横方向に互いに隣接するようにすることであ
る。
ンジスタのベースのケイ化物層をそのエミッタのケイ化
物層から分離し、これにより、これらの層を垂直方向に
分離し且つ横方向に互いに隣接するようにすることであ
る。
本発明の効果の１つは、ベース抵抗を低くし、従って、
作動速度を高くするようにバイポーラトランジスタを製
造できることである。
作動速度を高くするようにバイポーラトランジスタを製
造できることである。
本発明によれば、第１の導電型の半導体基体上に半導体
装置を製造する方法が提供される。この方法は、上記基
体上に第２の導電型の領域を形成することを含む。この
領域上には、第２の導電型のエピタキシャル層が成長さ
れる。この層は、アイソレートされたゾーンに分離され
る。選択されたゾーンにメサが形成され、絶縁材を用い
て、メサに隣接する上記選択されたゾーンの部分がカバ
ーされる。メサに対して第１のドーピングを行ない、そ
の導電型が第１の型に変更される。このドーピングは、
メサの下で且つ上記絶縁材料に下に所定の距離だけその
関連隣接ゾーンに向がって延びる。メサに対して更に別
のドーピングを行ない、その導電型を第２の型に戻す。
装置を製造する方法が提供される。この方法は、上記基
体上に第２の導電型の領域を形成することを含む。この
領域上には、第２の導電型のエピタキシャル層が成長さ
れる。この層は、アイソレートされたゾーンに分離され
る。選択されたゾーンにメサが形成され、絶縁材を用い
て、メサに隣接する上記選択されたゾーンの部分がカバ
ーされる。メサに対して第１のドーピングを行ない、そ
の導電型が第１の型に変更される。このドーピングは、
メサの下で且つ上記絶縁材料に下に所定の距離だけその
関連隣接ゾーンに向がって延びる。メサに対して更に別
のドーピングを行ない、その導電型を第２の型に戻す。
この更に別のドーピングは、上記所定の距離より短い距
離だけ上記絶縁材の下に延びる。次いで、メサ及び絶縁
材の一部分をカバーするように導電層が付着される。こ
の導電層及び絶縁材は、次いで、第１導電型の隣接領域
と導電層との間に絶縁材料を残しながら第１導電型の隣
接ゾーンの一部分を露出するようにエツチングされる。
離だけ上記絶縁材の下に延びる。次いで、メサ及び絶縁
材の一部分をカバーするように導電層が付着される。こ
の導電層及び絶縁材は、次いで、第１導電型の隣接領域
と導電層との間に絶縁材料を残しながら第１導電型の隣
接ゾーンの一部分を露出するようにエツチングされる。
本発明の他の目的、特徴及び効果は、添付図面を参照し
た以下の詳細な説明並びに特許請求の範囲から当業者に
明らかとなろう。
た以下の詳細な説明並びに特許請求の範囲から当業者に
明らかとなろう。
実施例
添付図面は、単に概略的なものであって、正しいスケー
ルではない。これは、図示された構造体の素子の厚み及
び形状について特にいえることである。同じ導電型の半
導体領域は、同じ方向に斜線が入れられている。
ルではない。これは、図示された構造体の素子の厚み及
び形状について特にいえることである。同じ導電型の半
導体領域は、同じ方向に斜線が入れられている。
第１図には、部分的に製造された集積回路構造体の一部
分が示されている。第１導電型の単結晶シリコン半導体
ウェハ１１には、第２の逆の導電型の埋設領域、例えば
、領域１３が設けられている。第２の導電型のエピタキ
シャルシリコン層２０は、基体１１と、領域１３のよう
な埋設領域との上に横たわっている。このエピタキシャ
ル層２０は、別々のアイソレートされたゾーン、例えば
、ゾーン１５に分割される。この分離は、二酸化シリコ
ン領域１７によって与えられる。本発明によって製造さ
れたウェハは、非常に多数のゾーン１５を含む。本発明
を開示するには１つのゾーンで充分であるから、１つの
ゾーンのみについて説明する。
分が示されている。第１導電型の単結晶シリコン半導体
ウェハ１１には、第２の逆の導電型の埋設領域、例えば
、領域１３が設けられている。第２の導電型のエピタキ
シャルシリコン層２０は、基体１１と、領域１３のよう
な埋設領域との上に横たわっている。このエピタキシャ
ル層２０は、別々のアイソレートされたゾーン、例えば
、ゾーン１５に分割される。この分離は、二酸化シリコ
ン領域１７によって与えられる。本発明によって製造さ
れたウェハは、非常に多数のゾーン１５を含む。本発明
を開示するには１つのゾーンで充分であるから、１つの
ゾーンのみについて説明する。
当業者に明らかなように、殆どの使用目的では、基体１
１がＰ型導電型の半導体材料であり、領域１３及びゾー
ン１５がｎ型導電型の半導体材料である。
１がＰ型導電型の半導体材料であり、領域１３及びゾー
ン１５がｎ型導電型の半導体材料である。
第２図に示すように、構造体のその後の製造中には、酸
化作用を受けて領域１５の上面に酸化物層１９が成長さ
れる。このプロセス中には、二酸化シリコンの領域１７
も図示されたように上方に成長する。次いで、酸化物の
上面に窒化シリコンフィルム２１が付着される。
化作用を受けて領域１５の上面に酸化物層１９が成長さ
れる。このプロセス中には、二酸化シリコンの領域１７
も図示されたように上方に成長する。次いで、酸化物の
上面に窒化シリコンフィルム２１が付着される。
窒化物フィルム２１の上にはホトレジスト層（図示せず
）が形成される。この層は、フィルム２１及び酸化物層
１９の両方をエツチングできるように、マスクに製造さ
れる。このようなエツチング及びホトレジストマスクの
除去を行なう際には、第３図に示す構造体が形成される
。この構造体は、次いで、酸化環境に入れられる。これ
により、領域１５の露出部分のシリコンが酸化され、酸
化物層２３（第４図）が形成される。この層２３は、領
域１７と、窒化フィルム２１の下の層１９ （第３図）
と合流する。フィルム２１は、その下にあるシリコンが
酸化されるのをはゾ防止し、メサ２５を残すようにする
。酸化中に、窒化フィルム２１の上に酸化物層２７が成
長する。
）が形成される。この層は、フィルム２１及び酸化物層
１９の両方をエツチングできるように、マスクに製造さ
れる。このようなエツチング及びホトレジストマスクの
除去を行なう際には、第３図に示す構造体が形成される
。この構造体は、次いで、酸化環境に入れられる。これ
により、領域１５の露出部分のシリコンが酸化され、酸
化物層２３（第４図）が形成される。この層２３は、領
域１７と、窒化フィルム２１の下の層１９ （第３図）
と合流する。フィルム２１は、その下にあるシリコンが
酸化されるのをはゾ防止し、メサ２５を残すようにする
。酸化中に、窒化フィルム２１の上に酸化物層２７が成
長する。
その後、別のホトレジスト層２９（第５図）がボロンの
インプランテーションに対するマスクとして形成される
。ボロンのイオンインプランテーションは、ゾーン１５
にＰ型溝電型のベース領域を形成するために実行される
。この形成の後、ホトレジストマスク２９が剥離され、
酸化物のエツチングが実行されて窒化物のセグメント２
１が露出される。次いで、アニーリング段階が行なわれ
、Ｐ型溝電型の領域がゾーン１５により深く入るように
され、やがて、第６図の領域３１として現われるように
なる６窒化物のエツチング及び更に別の酸化物のエツチ
ングは、第６図に部分的に示されたような半導体構造体
を形成する。
インプランテーションに対するマスクとして形成される
。ボロンのイオンインプランテーションは、ゾーン１５
にＰ型溝電型のベース領域を形成するために実行される
。この形成の後、ホトレジストマスク２９が剥離され、
酸化物のエツチングが実行されて窒化物のセグメント２
１が露出される。次いで、アニーリング段階が行なわれ
、Ｐ型溝電型の領域がゾーン１５により深く入るように
され、やがて、第６図の領域３１として現われるように
なる６窒化物のエツチング及び更に別の酸化物のエツチ
ングは、第６図に部分的に示されたような半導体構造体
を形成する。
第６図に部分的に示された構造体は１次いで、砒素のイ
オンインプランテーションを受ける。この段階及びそれ
に続くアニール段階は、Ｐ型溝電型のベース材料３１が
領域１５により深く入り込むようにし、Ｎ型導電型のエ
ミッタ３３（第７図）を形成する。次いで、ポリシリコ
ン層がエミッタ３３及び酸化物領域３５に付着される。
オンインプランテーションを受ける。この段階及びそれ
に続くアニール段階は、Ｐ型溝電型のベース材料３１が
領域１５により深く入り込むようにし、Ｎ型導電型のエ
ミッタ３３（第７図）を形成する。次いで、ポリシリコ
ン層がエミッタ３３及び酸化物領域３５に付着される。
次いで、シリコン窒化物層がポリシリコンの上面に付着
され、ポリシリコン及び酸化物層３５の両方をエツチン
グするためのマスク５０を形成するようにエツチングさ
れる。これについては、第８図を参照されたい。この図
においては、ポリシリコンがエミッタ３３のためのキャ
ップ３７を形成し、他の酸化物がポリシリコンキャップ
３７とベース３１との間にスペーサ３９を形成する。次
いで、薄い酸化物層５１が熱酸化によって形成される。
され、ポリシリコン及び酸化物層３５の両方をエツチン
グするためのマスク５０を形成するようにエツチングさ
れる。これについては、第８図を参照されたい。この図
においては、ポリシリコンがエミッタ３３のためのキャ
ップ３７を形成し、他の酸化物がポリシリコンキャップ
３７とベース３１との間にスペーサ３９を形成する。次
いで、薄い酸化物層５１が熱酸化によって形成される。
その後、厳密でないホトレジストマスクによってマスク
されるボロンイオンのインプランテーションを用いて薄
いＰ型ベース延長部５２が局部的に形成される。次いで
、酸化物層５１が部分的にエツチング除去され、窒化物
層５０が除去される。その後、ケイ化物層４１及び４３
が第９図に示すように構造体の表面に形成され、構造体
のエミッタ、ベース及びコレクタ領域に対する接点が形
成される。
されるボロンイオンのインプランテーションを用いて薄
いＰ型ベース延長部５２が局部的に形成される。次いで
、酸化物層５１が部分的にエツチング除去され、窒化物
層５０が除去される。その後、ケイ化物層４１及び４３
が第９図に示すように構造体の表面に形成され、構造体
のエミッタ、ベース及びコレクタ領域に対する接点が形
成される。
以上の説明から明らかなように、ベース接点及びエミッ
タ接点は、横方向に互いに隣接でき、然も、酸化物スペ
ーサによって垂直方向に分離することができる。その結
果、ベース抵抗が減少され、作動速度が高められる。
タ接点は、横方向に互いに隣接でき、然も、酸化物スペ
ーサによって垂直方向に分離することができる。その結
果、ベース抵抗が減少され、作動速度が高められる。
上記の例から種々の変更が明らかである。例えば、第９
図に示す構造体に比して、全ポリシリコンキャップをケ
イ化物の形成中に吸収して、ケイ化物がエミッタ領域３
３の表面に直接接触するようにしてもよい。
図に示す構造体に比して、全ポリシリコンキャップをケ
イ化物の形成中に吸収して、ケイ化物がエミッタ領域３
３の表面に直接接触するようにしてもよい。
上記の方法及び装置に対する種々の他の変更が当業者に
明らかであろう。従って、ここに述べ・る構成は解説の
ためのものに過ぎず１本発明を何等限定するものではな
い。
明らかであろう。従って、ここに述べ・る構成は解説の
ためのものに過ぎず１本発明を何等限定するものではな
い。
第１図は、本発明による部分的に形成された酸化物分離
のバイポーラトランジスタの断面図、第２図は、第１図
の部分的に形成されたバイポーラトランジスタをその後
の製造段階において見た断面図、 第３図は、第１図の部分的に形成されたバイポーラトラ
ンジスタを更に後の製造段階において見た断面図、 第４図は、第１図の部分的に形成されたバイポーラトラ
ンジスタを更に後の製造段階において見た断面図、 第５図は、第１図の部分的に形成されたバイポーラトラ
ンジスタを更に後の製造段階において見た断面図、 第６図は、第１図の部分的に形成されたバイポーラトラ
ンジスタを更に後の製造段階において見た部分断面図、 第７図は、更に後の製造段階においてみた第６図の部分
断面図、 第８図は、更に後の製造段階においてみた第６図の部分
断面図、そして 第９図は、更に後の製造段階においてみた第６図の部分
断面図である。 １１・・・半導体ウェハ １３・・・埋設領域１５・
・・アイソレートされたゾーン １７・・・二酸化シリコン領域 １９・・・酸化物層 ２０・・・エピタキシャルシリコン層 ２１・・・窒化物シリコン ２３・・・酸化物層 ２５・・・メサ２７・・・
酸化物層 ２９・・・ホトレジスト層 ３１・・・導電性のベース材料 ３３・・・エミッタ ３５・・・酸化物領域３７・
・・キャップ ３９・・・スペーサ４１．４３・・
・ケイ化物層 ５０・・・窒化物層 ５１・・・薄い酸化物層 ５２・・・ベース延長部
のバイポーラトランジスタの断面図、第２図は、第１図
の部分的に形成されたバイポーラトランジスタをその後
の製造段階において見た断面図、 第３図は、第１図の部分的に形成されたバイポーラトラ
ンジスタを更に後の製造段階において見た断面図、 第４図は、第１図の部分的に形成されたバイポーラトラ
ンジスタを更に後の製造段階において見た断面図、 第５図は、第１図の部分的に形成されたバイポーラトラ
ンジスタを更に後の製造段階において見た断面図、 第６図は、第１図の部分的に形成されたバイポーラトラ
ンジスタを更に後の製造段階において見た部分断面図、 第７図は、更に後の製造段階においてみた第６図の部分
断面図、 第８図は、更に後の製造段階においてみた第６図の部分
断面図、そして 第９図は、更に後の製造段階においてみた第６図の部分
断面図である。 １１・・・半導体ウェハ １３・・・埋設領域１５・
・・アイソレートされたゾーン １７・・・二酸化シリコン領域 １９・・・酸化物層 ２０・・・エピタキシャルシリコン層 ２１・・・窒化物シリコン ２３・・・酸化物層 ２５・・・メサ２７・・・
酸化物層 ２９・・・ホトレジスト層 ３１・・・導電性のベース材料 ３３・・・エミッタ ３５・・・酸化物領域３７・
・・キャップ ３９・・・スペーサ４１．４３・・
・ケイ化物層 ５０・・・窒化物層 ５１・・・薄い酸化物層 ５２・・・ベース延長部
Claims (10)
- （１）第１導電型の半導体基体上に半導体装置を製造す
る方法において、上記基体上に第２導電型の領域を設け
、上記領域上に上記第２導電型のエピタキシャル層を成
長させそしてこの層をアイソレートされたゾーンに分離
し、選択されたゾーンにメサを形成し、このメサに隣接
した上記選択されたゾーンの部分を絶縁材でカバーし、
上記メサに第１のドーピングを行なってその導電型を上
記第１の型に変更し、このドーピングは、上記メサの下
で且つ上記絶縁材の下に所定の距離だけ上記隣接ゾーン
に向かって延び、上記メサの更に別のドーピングを行な
ってその導電型を上記第２の型に戻し、この更に別のド
ーピングは、上記絶縁材の下で上記所定の距離より短い
距離だけ延び、上記メサと上記絶縁材の一部分を導電層
でカバーし、そして上記第１導電型の上記隣接領域と上
記導電層との間に絶縁材を残しながら上記第１導電型の
上記隣接ゾーンの一部分を露出するように上記導電層及
び上記絶縁材をエッチングすることを特徴とする方法。 - （２）上記メサは、上記第１ドーピング段階中にマスク
され、上記メサよりも上記隣接ゾーンにおいて上記第１
ドーピング段階がより迅速に行なえるようにする特許請
求の範囲第１項に記載の方法。 - （３）上記メサの上のマスクは、上記更に別のドーピン
グ段階の前に除去される特許請求の範囲第２項に記載の
方法。 - （４）上記メサの上のマスクは、窒化シリコンの層であ
る特許請求の範囲第２項に記載の方法。 - （５）上記絶縁材は、酸化シリコンである特許請求の範
囲第２項に記載の方法。 - （６）上記アイソレートされたゾーンは、酸化シリコン
の領域によって分離される特許請求の範囲第５項に記載
の方法。 - （７）上記第１のドーピングは、砒素のイオンインプラ
ンテーシヨンを含む特許請求の範囲第６項に記載の方法
。 - （８）上記更の別のドーピングは、砒素のイオンインプ
ランテーシヨンを含む特許請求の範囲第７項に記載の方
法。 - （９）上記メサの上面にポリシリコン層が形成される特
許請求の範囲第８項に記載の方法。 - （１０）上記第１導電型の隣接領域及び上記ポリシリコ
ン層に金属層が付着される特許請求の範囲第９項に記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/809,653 US4746623A (en) | 1986-01-29 | 1986-01-29 | Method of making bipolar semiconductor device with wall spacer |
| US809653 | 1986-01-29 |
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| Publication Number | Publication Date |
|---|---|
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| JP2501806B2 JP2501806B2 (ja) | 1996-05-29 |
Family
ID=25201885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298579A Expired - Lifetime JP2501806B2 (ja) | 1986-01-29 | 1986-12-15 | 壁スペ−サを有するバイポ−ラ半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4746623A (ja) |
| EP (1) | EP0230689A3 (ja) |
| JP (1) | JP2501806B2 (ja) |
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-
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- 1986-12-15 JP JP61298579A patent/JP2501806B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |