JPS6045065A - 横型トランジスタの製造方法 - Google Patents

横型トランジスタの製造方法

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JPS6045065A
JPS6045065A JP59061303A JP6130384A JPS6045065A JP S6045065 A JPS6045065 A JP S6045065A JP 59061303 A JP59061303 A JP 59061303A JP 6130384 A JP6130384 A JP 6130384A JP S6045065 A JPS6045065 A JP S6045065A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は横型双極性トランジスタ及びその製造法、さら
に具体的には縦型双極性1〜ランジスタと組合される、
もしくは組合されない横型双極性1〜ランジスタ及びそ
の製造法に関する。
[従来技法の背景] 例えば、PNP トランジスタ及びNPNI−ランジス
タを有する相補型双極性集積回路はディジタル論理装置
に使用されるに望ましい。しかしながら、集積回路中に
相補型双極性栂造体を製造構造体はいくらか困難であり
、製造時の問題を克服する試みは縦型NPNI−ランジ
スタ及び横型PNPトランジスタの石合せを同時に製造
する事であった。この型の相補型装置及び製造法の例は
米国特許第3524113号に見られる。この特許の一
実施例では横型PNP装置及び縦型NPN装置が同じ単
結晶ケイ素のポケット内に形成され、縦型NPNI−ラ
ンジスタのコレクタ及び横型PNPトランジスタのベー
スが共通になっている。この型の相補構造体の他の例は
米国特許第3971059号に見出され、横型の構造体
中のN型エピタキシャル層がベース領域をなし、エミッ
タ及びコレクタ領域はベース領域内に互いに離れて位置
付けられている。横型PNPI−ランジスタのエミッタ
及びコレクタ領域はいずれも、2重拡散縦型PNPトラ
ンジスタのベース領域を形成するのに使用される拡散段
階中に、形成される。従って縦型NPNトランジスタを
形成した後には高温度処理段階は必要とされない。さら
に他の例は例えば米国特許第41964−4.0号に見
出される。ここでは横型PNP及び縦型NPN装置が単
結晶ケイ素ポケット中に存在し、2酸化ケイ素の絶縁体
がポヶツ1〜を取巻き、そしてこの絶縁体が隔離された
単結晶領域の下面を部分的に囲む様になっている。
独立した横型のPNP装置も従来技法で周知である。例
えば米国特許第3615939号は横型トランジスタ装
置を説明しているが、装置は部分的にチャンネルの側方
周辺内に形成されている。
拡散コレクタ領域及びベース領域がエミッタ周辺領域を
取巻いている。I B M TechnicalDis
closure Bulletin Vol、 21.
 No、7(1978年12月)第2753頁及び第2
754頁には多結晶ケイ素パターンがら外方向へ不純物
を拡散させてエミッタ及びベース領域を形成する横型P
 N I)装置を開示している。この多結晶ケイ素パタ
ーンはこのようにして形成された拡散領域に対するオー
ミック・コンタクトとして使用されている。
上に説明されたこれ等の装置は従来使用されたものであ
るがすべてのこの様な製造過程並びに結果としての横型
PNP装置及びその相補型集積回路中における縦型NP
N装置との組合せには基本的欠陥がある。何故横方向P
NPトランジスタが低利得装置であるかについては基本
的には2つの理由がある。先づ、電流利得及び遮断周波
数を決定する際の臨界パラメータであるベース幅wbが
写真食刻技法の精度によって決定され、縦型NPNトラ
ンジスタのベース幅と比較して通常極めて大きい。たと
えば通常横型PNPトランジスタのwbは1.0ミクロ
ンより大きい。第2に横型PNPI−ランジスタのベー
ス及びエミッタ間の寄生PNP トランジスタによる寄
生ダイオードが存在し、これがトランジスタの電流を大
いに減少している。横型PNP l−ランペスタの電流
がこの寄生1−ランジスタによって減少される程度は寄
生トランジスタの寸法と共に増大し、この寸法は横型P
NPI−ランジスタのエミッタ領域の底面の面積に比例
する。従って横型PNPの電流利得を増大するためには
、1−ランジスタのベース幅及びエミッタ領域を小さく
しなければならない。
本発明の目的は横型トランジスタのベース幅及びエミッ
タ領域の寸法が最小にされた構造体及びその製造法を与
える事にある。本発明の一実施例に従えば、横型1ヘラ
ンジスタのエミッタ・コンタク1〜の下に埋没された2
酸化ケイ素lK!3縁体の使用によって横型トランジス
タの寄生1−ランジスタが殆ど全面的に除去される。
[発明の要約] 本発明に従い、ベース幅及びエミッタ領域が最中にされ
た横型トランジスタが与えられる。横型トランジスタの
これ等の要素を最小にする事によって高いパホーマンス
が与えられる。代表的にはPNPトランジスタであり得
る横型I−ランジスタは埋没N十領域を有する単結晶半
導体の基体中に形成される。P十型エミッタ領域が基体
内に存在する。N型ベース領域はエミッタ領域の側面の
周辺に存在する。I〕十小型コレクタ領域基体中にベー
ス領域のまわりに存在する。エミッタ用の第1のP士長
結晶ケイ素層はエミッタ領域と物理的及び電気的に接触
し、その電気的コンタクトとして働く。第2のP士長結
晶ケイ素層が基体の表面に存在し、コレクタ領域と物理
的及び電気的接触をなしている。第2のP士長結晶ケイ
素層の端にある垂直絶縁体層が2つの多結晶ケイ素層を
隔離する。Nベース領域の表面は垂直絶縁体層の幅の下
に存在する。基体の表面から埋没N十領域に延びるN十
貫通領域がN+埋没層を介してベース領域に対する電気
的コンタクトとして働く。垂直絶縁体の横型PNP ト
ランジスタの所望のベース幅に横型PNPトランジスタ
のコレクタ及びエミッタ接合の横方向拡散部の長さを加
えたものに等しい。
好ましい構造体は底部に2酸化ケイ素として絶縁体層を
有するチャンネルもしくは溝の周辺に形成されたエミッ
タを有する。寄生トランジスタは殆どこの埋没酸化物絶
縁体によって除去さ」する。
次にP型基板、その上のN型エピタキシャル層、基板と
エミツタ層の境界に存在する埋没N十型領域のパターン
より成る単結晶半導体基体中に形成される横型PNP及
び縦型NPNI−ランジスタ構造体について説明する。
指定さ4tたPNP及びNPNトランジスタ領域を取巻
き基体迄延び、埋没N十領域のパターンの1つを他から
完全に隔離する深い絶縁体隔離領域が形成される。横型
PNPトランジスタ構造体はP型エミッタ領域、エミッ
タ領域の周辺を取巻くN型ベース領域、ベース領域を取
巻く、基体中のP型コレクタ領域を含む。
第1のP士長結晶ケイ素層がエミッタ領域に物理的及び
電気的コンタクトをなし、基体の表面上にある第2のP
士長結晶ケイ素層がコレクタ領域と物理的及び電気的コ
ンタクトをなし、第2の多結晶ケイ素層の端上の垂直絶
縁体層が2つの多結晶ケイ素層を互に絶縁している。横
型1−ランジスタのベース領域の表面は垂直絶縁体層の
幅の下に位置付けられている。好ましい実施例において
は、エミッタ領域は底部に2酸化ケイ素の如き隔離絶縁
体を有する溝もしくはチャンネルの周辺に存在する。横
型PNP−ランジスタに隣接してN十型エミッタ領域を
含み、エミッタ領域を取巻くP裳ベース領域、該ベース
領域と電気的コンタクトをなす第3のI)士長結晶ケイ
素層及びエミッタ領域と電気的コンタク1〜をなす第4
のN士長結晶ケイ素層を含む縦型NPNI−ランジスタ
が存在する。
N十貫通領域が基体の表面から埋没N十領域に延びてい
る。埋没N十領域に達するこの貫通領域は横型PNI)
l−ランジスタのベース・コンタクト及び縦型トランジ
スタのコレクタ・コンタクトをなす。表面の絶縁体隔離
領域がNPNベース−エミッタ領域をN十貫通領域から
隔離し、PNP領域を隔離している。
上述の高パホーマンスの横型トランジスタは先づ主面を
有する単結晶半導体基体、所望のトランジスタがP N
 P l−ランジスタである場合に埋没N→−領域を与
える事によって形成される。トランジスタのコレクタ領
域は所望の領域にP型不純物を拡散する事によって表面
中に形成される。第1のP士長結晶ケイ素層が表面上に
、層の一部がコレクタ領域と直接接触する様に形成され
る。絶縁体層が第1のP士長結晶ケイ素層の上部表面上
に形成される。第1の多結晶ケイ素層及び絶縁体層は略
垂直端をなす様にパターン化される。即ちこれ等の層は
トランジスタのエミッタ及びベース領域である様に指定
された領域上から除去される。N型不純物が指定された
エミッタ及びベース領域に拡゛散される。垂直絶縁体が
多結晶ケイ素層の垂直端上に形成される。この様に形成
された構造体は第1の多結晶ケイ素層から外方拡散によ
ってコレクタ領域を形成するに十分な温度に加熱される
。第2のP士長結晶ケイ素層がトランジスタのエミッタ
領域として指定された領域」二に形成される。この構造
体は第2の多結晶ケイ素層から外方拡散によってP十エ
ミッタ領域が形成され、垂直絶縁体の下に存在するベー
ス領域を画定する様に加熱される。コンタクトが1−ラ
ンジスタに形成されるが、第1の多結晶ケイ素層はコレ
クタ・コンタク1〜をなし、第2の多結晶ケイ素層はエ
ミッタ・コンタク1−をなし、表面からのN十均通体は
埋没N十領域を介してベース・コンタクトをなす。上述
の横型PNP装置の場合と同しく、エミッタは溝もしく
はチャンネル中に存在する。これを達成するための方法
は食刻マスクとして最」二部絶縁体及び垂直絶縁体によ
ってパターン化された第1の多結晶ケイ素層を使用して
単結晶半導体基体を食刻して実質的に垂直な壁を有する
溝を与える事を含む。次に酸素が溝の底にイオン・イン
ブラン1−され、溝の底に2酸化ケイ素領域が形成され
る。第2のP士長結晶ケイ素層が次に表面上に形成され
、この材料によって溝が充填される。この構造体を加熱
する事によってP士長結晶ケイ素が充填された溝の側方
端のまわりにP+エミッタ領域が形成さオしる。
同−半導体基体中に横型NPN及び縦型PNP1〜ラン
ジスタを製造する方法はP型車結晶半休基板、基板中に
複数のN十領域のパターンを与え及びN十領域を有する
基板の表面上にNエピタキシャル層を成長させる段階を
含む。上記Nエピタキシャル層の成長中にN十部分が基
板からエピタキシャル層中に成長して埋没N十領域が形
成される。
単結晶半導体の隔離領域がその上にエピタキシャル層を
有する基板中に形成され、上記N十領域のパターンの少
なく共一つがNPN及びPNP装置が形成される予定の
領域内に存在する様にされる。
指定された横型PNP装置の表面領域はNPN表面領域
のベース−エミッタ領域及びN十埋没層に接続される共
通のN十貫通体に指定された領域から絶縁体によって隔
離される。次に同じ単結晶半導体の隔離された領域内に
装置が形成される。PNP及びNPNI−ランジスタに
コンタク1−が形成されるが、第1のP士長結晶ケイM
層の一部はPNPトランジスタのコレクタ・コンタク1
−になり、第1のP士長結晶ケイ素層の第2の部分はN
 PNトランジスタの外来ベース・コンタク1−をなし
、第2の多結晶ケイ素層はP N 1) l−ランジス
タ・コンタク1−をなし、表面からのN十貫通体はN十
埋没層を介して共通のコンタク1〜をP N P l−
ランジスタのベース領域及びNPN l−ランジスタの
コレクタ領域に与え、N士長結晶ケイ素層がNPNエミ
ッタ・コンタク1−をなす。
[本発明の開示] 第1図乃至第5図を参照して1本発明の方法を使用した
相補型の双極性トランジスタのための製造段階が説明さ
れる。第1図は極めて稠密な双極性集積回路を形成する
ための一つの小さな、拡大されたケイ素基体を示してい
る。単結晶ケイ素のP−基板20はその中に薄い平坦な
サブコレクタN十拡散部21が形成されている。次にエ
ピタキシャルN層22が基板の最上部に成長される。こ
11、等の過程は例えばNPN双極性トランジスタの形
成のm準過程である。基板は1乃至20オーム■の抵抗
値を有する<100>結晶方向ケイ素ウェハである。サ
ブコレクタ拡散は代表例として約1020原子/dの表
面濃度を有する様にヒ素を使用して行われる。層22を
形成するエピタキシャル成長過程は約1000℃乃至1
200℃の温度でSi、C1,/If、もしくは511
14混合物を使用する如き通常の技法であり得る。エピ
タキシャル成長中N十層中の添加物はエピタキシャル層
に移動する。高密度集積回路のエピタキシャル層の厚さ
は3ミクロンもしくはそれ以下の程度である。
次の段階は単結晶ケイ素のいくつかの領域を他の領域か
ら隔離するための隔離手段の形成を含む。
この隔離はPN接合の逆バイアス、部分的絶縁体隔離も
しくは完全な絶縁体隔離を含む。使用される絶縁体材料
は2酸化ケイ素、ガラス等である。
高密度集積回路のための好ましい隔離手段は絶縁体隔離
である。第1図はケイ素基板の単結晶ケイ素領域を互に
隔離する絶縁体領域25及びベース−エミッタ領域をコ
レクタ貫通領域から隔I!Jttする領域26による部
分的絶縁体隔離を示している。
この型の絶縁体領域を形成する方法は多数存在する。一
つのこの様な過程は米国特許第41.04086号に開
示されている。この特許には領$25及び26のための
部分的絶縁体隔1’ll[lを形成するための過程が詳
細に説明されている。同様に隔部領域27がエピタキシ
ャルNl22及びザブコレクタM21を通して基板20
に延びる事が好ましい。
これ等の領域27の種々の層を通して基板に達する様に
反応性イオン食刻を行う事によって形成される。次にこ
の様にして形成された開孔は熱的酸化及び/もしくは2
酸化ケイ素、窒化ケイ素、多結晶ケイ素等の如き材料の
一種もしくは組合せによる化学的蒸着によって充填され
る。隔離部分が形成された主表面はここですべてのマス
キング層が除去される。次にN十貫通領域24が2酸化
ケイ素もしくはホトレジスト・マスクを使用して形成さ
れる。領域24は後の処理段階で形成され得る。
次に表面隔離パターン25.26を有する全表面上に第
1のP士長結晶ケイ素層30が付着される。第1の多結
晶ケイ素層30は種々の技法の任意のものによって付着
されるが、その一つは約50乃至1000℃、好ましく
は約600℃の温度でシランを使用するものである。こ
の多結晶ケイ素層は約50乃至300nm、好ましくは
50乃至1100nの厚さを有する。この実施例の多結
晶ケイ素層30は単結晶ケイ素基板と直接接触している
。多結晶ケイ素層30は付着時に添加されてもよく、も
しくは略未添加状態で付着され、その後イオン・インプ
ランテーション及び加熱過程によっても添加され得る。
未添加多結晶ケイ素層中におけるイオン・インプランテ
ーションの添加爪は約I X 10”乃至IX1.O”
イオン/dであり、50乃至80KeVのエネルギを使
用してインブラントされる。
次に絶縁層32が第1の多結晶ケイ素M 30 、hに
付着され得る。層32が2酸化ケイ素より成る場合には
、この層は例えは約800℃もしくはそれ以下の温度、
大気圧もしくはそれ以下の圧力の下で5ill、C1□
及びN20を使用して化合的に蒸着され得る。この後者
の互換実施例の場合には、200nmの厚さの2酸化ケ
イ素を付着するために第1の多結晶ケイ素層は1100
nだけ17<なりれはならない。2酸化ケイ素層の厚さ
は約50乃至500nmであり、150乃至300nm
の厚さにある事が好ましい。層32は窒化ケイ素もしく
は2酸化ケイ素及び窒化ケイ素の組合せより成り得る。
窒化ケイ素層の付着は米国特許第40899’92号に
開示さhている如く約800℃以上の温度、大気圧以下
の圧力、シラン、アンモニア及び窒素キャリア気体を使
用する化学的蒸着によって行われる。
窒素ケイ素層の厚さは約10乃至200nmで5Ori
mが好ましい。層状構造体30.32は通常の写真食刻
技法によってパターン化される。ここで重要な事はパタ
ーン化された構造体30.32の端が略垂直をなす事で
ある。従って、異方性の反応性イオン食刻が好ましい食
刻過程である。結果の構造体は第1図に示されている。
層状構造体30及び32に使用される食刻段階はIt、
G、Frjesre等のPlasma Process
−ProceedingsSynposium on 
Plasma Etching and Deposi
tion所載のJ 、 S 、 Lechaton及び
、J 、 L 、 Mauerの論文”A Model
 for Etching of 5ilicon j
n C1,、/Arr’1.asma”に説明された如
きカーボン・テトラフロライドもしくは塩素化炭化水素
を使用する異方性食刻過程である事が好ましい。窒化ケ
イ素にはカーボン・テトラフロライドCF4.2酸化ケ
イ素にはCF4−I+、及び多結晶ケイ素にはCF4と
云った如く。
層の各々に対しては異なる食刻剤を使用する事が好まし
い。
これ等の層30.32の開花は横型PNP l−ランジ
スタのベース−エミッタ領域及びコレクタの貫通部分を
与えたい個所に与えられる。
ベース領域添加レベルは第2図に示された如くN−エピ
タキシャル領域22中にN領域34を形成する様に設定
され、ヒ素もしくはリン・イオンを拡散もしくはインプ
ランテーションが行われる。
領域34の表面濃度が1020原子/dの程度である。
次に側壁絶縁体層36が層状構造体32及び30の垂直
側壁上に形成される。この層36は2酸化ケイ素である
事が好ましい。しかしながら、この層は窒化ケイ素等も
しくはこれ等の絶縁体と2酸化ケイ素の組合せより成り
得る。2酸化ケイ素層は450℃のシラン、酸素、約8
00℃の温度で5it(2C12及びN20が、大気圧
もしくはそれ以下の圧力で使用される蒸着処理によって
形成される。
この層は層32.30の水平及び垂直表面−1,に正確
な厚さに均一に41着される。側壁36の厚さは所望の
ベース幅及び横型P N P l−ランジスタのエミッ
タ及びコレクタ接合の横方向拡散部の厚さとなっている
。この層36は次いで異方性食刻によって水平表面の方
が優先的に除去され、垂直壁上の層が残される。この食
刻はたとえば、J。
Eiactrochem、 5oci、ety、第12
4巻、第2840頁(1,971年刊)に説明された如
< CF、及び112気体を使用する反応性イオン食刻
システム中で行゛われる。
側壁形成の結果は第2図に示されている。側壁36の厚
さは約100乃至500nm間にある事が好ましいつ第
3図を参照するに、第2図の構造体の全表面」二に第2
のP士長結晶ケイ素層40が付着される。
この第2の多結晶ケイ素M4−0は第1の多結晶ケイ素
層と同様にして付着されるがその中の導電性導入不純物
は第1−の多結晶ケイ素層に関して説明されたのと同様
にしてインブラントされる。第2の多結晶ケイ素層には
P十不純物が添加される。
絶縁体層32に関して説明されたのと同様にして第2の
多結晶ケイ素層上には絶縁体層42が付着される。層状
構造体40.42は通常の写真食刻技法によってパター
ン化される。第]の多結晶ケイ素層に関連して上述され
た如くパターン化された構造体40.42の端は異方性
の反応性イオン食刻の使用によって実質的に垂直にされ
る事が重要である。この写真食刻技法によって横型PN
Pトランジスタのためのエミッタに指定された領域の上
だけに第2の多結晶ケイ素層及び絶縁体40.42が残
される。第3図に示された時点の構造体では第2の多結
晶ケイ素層は単結晶ケイ素層上に直接形成される。垂直
NPNトランジスタの本来のベースのための窓が通常の
写真食刻技法を使用して開けられる。第4図に示された
如く層30.32上に略垂直な側壁を形成するには再び
食刻技法が必要になる。この垂直側壁は上述の如き異方
性の反応性イオン食刻技法を使用する事によって得られ
る。垂直NPNI−ランジスタの外来ベース領域44、
横型PNPI−ランジスタのコレクタ領域46及びエミ
ッタ48を形成するため約10乃至20分間、約800
乃至1000 ℃の温度で予備的添加剤駆逐が遂行され
る。さらに横型PNPトランジスタのエミッタ拡散領域
48は第4図に示された如くコレクターエミッタP十接
合の深さと略等しい深さに駆動される。P型ベース領域
51を形成するにはl X 1013乃至I X 10
”のホウ素原子/dのベース・イオンインプランテーシ
ョンが5O−100KeVのエネルギで遂行される。
この層の表面濃度は1x1011′乃至I X 101
9ホウ素原子/ccの程度である。
第5図を詳細に参照するに、絶縁体材料より形成された
側壁構造体49が層状構造体30.32の垂直側壁上に
形成される。この層は2酸化ケイ素よりなる事が好まし
いが、窒化ケイ素等もしくはこれ等の絶縁体と2酸化ケ
イ素の組合せが代りに使用され得る。この層はN30.
32の垂直および水平表面上に正確な厚さに均一に付着
され得る。層49は次に水平表面」二から優先的に除去
される。異方性食刻によって実質的に垂直な側壁上の層
は残され、側壁構造体49が形成される。
N士長結晶ケイ素の均一な厚さの層が全表面上に付着さ
れ、ホウ素でなくヒ素もしくはリンの如きN添加剤を使
用する点を除き、第1及び第2多結晶ケイ素層に関して
説明されたる如く添加が行われる。N士長結晶ケイ素層
50の形成が完了した後に、その上に上述の如き絶縁体
材料の任意の一つである絶縁体層52が形成される。通
常の写真食刻技法によって層50.52がパターン化さ
れ、第5図の構造体が形成される。ここでこれ等の層は
縦型NPN装置の指定されたエミッタ領域54」二だけ
に存在する。構造体は800乃至1000℃の温度で1
0乃至60分間加熱され、層50からの外方拡散によっ
てN十エミッタ領域54が形成される。
PNP−NPN構造体の素子とコンタク1−を形成する
ために種々の絶縁体層を介して開花(図示されず)が形
成される。アルミニウム、アルミニウムー銅等の如き適
切な次のレベルの次金属が付着され、所望の次のレベル
の電気的接続体のために写真食刻によるパターンが形成
される。
横型P N P )−ランジスタの約3×3ミクロン2
の寸法のエミッタは通常のもしくは電子ビーム写真食刻
技法及び装置を使用する事によって形成される。相補的
双極性トランジスタ構造体が第1図乃至第5図で説明さ
れたが横型双極性トランジスタだけがこの過程によって
製造され得る事は明らかであろう。
横型双極性トランジスタもしくは同一の絶縁体隔離ポケ
ット内に横型双極性1〜ランジスタ及び反対導電型の縦
型1ヘランジスタの組合せ体を製造するため第2の実施
例が第6図乃至第11図に示されている。これ等の図は
NPN縦型トランジスタ及びPNP横型トランジスタの
製造方法を示すものであるが、横型双極性トランジスタ
だけの集積回路構造体が形成され得る事は明らかである
。この過程は寄生1〜ランジスタ効果がゼロの横型PN
Pトランジスタの製造が可能である。
第2の実施例を製造する過程は隔離構造体のところ迄は
同じである。第1図乃至第5図及び第6図乃至第11図
の2つの実施例で同一番号は同じ構造部を示している。
ここで第6図を参照するに、レジスト・マスク60が予
定された縦型NPNトランジスタ領域を覆うのに使用さ
れている。横型PNP !−ランジスタを形成する予定
の領域は標憎の写真食刻技法によって開けられる。ホウ
素拡散もしくは好ましくはイオン・インプランテーショ
ンが横型P N P トランジスタのコレクタ領域に対
して適した添加レベル/エネルギで行われ、領域62が
形成される。次に遮蔽レジスト・マスク60が適当な食
刻技法によって除去される。
次に構造体の全主表面上に第1のP士長結晶ケイ素層6
4が形成され、その上に絶縁(ト薄■ケGGが形成され
る。第1の実施例の様に、層状溝)′::L体64.6
6は横型PNr’1〜ラシジスタ↑πjL什の所望のコ
レタタ板を形成する1浪にバニJ−シ1しご、1シ、垂
直N r’ N Jp型トランジスろ′構造体の全能動
表面の被コが行われる。ヒ素もしくはリン・イオンを使
用するN型拡散もしくは好ましくはイオン・インプラン
テーションで横型P N P l−ランジスタのベース
領域68が形成される。ここで適切な側壁スペーサ70
が横型PNPのベース幅及び横型拡散の横型PNPのコ
レクタ及びエミッタ接合の横型拡散部の和に等しい幅に
なる様に形成される。
この側壁構造体は第1の実施例において説明された如く
層70を一様に付着し、層70の水平部分を異方性優先
食刻する事によって形成される。この過程の結果は第7
図に示されている。
縦型NPNトランジスタの外来ベース窓が写真食刻技法
によって開かれる。次に第8図に示された如く第1のP
士長結晶ケイ素層64中に縦型N1’ N l−ランジ
スタの外来板即ちコンタクトが形成される。構造体は窒
素もしくはアルゴンの如き適切な不活性雰囲気中で、約
800及び1050℃間の適切な温度で約20乃至60
分間加熱される。
この加熱段階中、縦型トランジスタの不純物ペース領域
72及び横型PNP l−ランジスタのコレクタ領域7
2が第1のP士長結晶層64からの外方拡散によって形
成される。次に遮蔽レジスト・マスク(図示されず)を
使用し、P+イオンのイオン・インプランテーションに
よって縦型NPN装置のベース領域が形成される。表面
濃度は約lX101″乃至I X 10”ホウ素原子/
ccである。この過程の結果は第8図に示されて1)る
第9図を参照するに、側壁構造体74が縦型NPNI−
ランジスタ領域の第1のP士長結晶ケイ素層64及び絶
縁層66の側壁上に形成されてし)る。
この側壁74は側壁70に関して説明された如く形成さ
れる。N+多結晶ケイ素層76が第1の実施例における
N+多結晶ケイ素層50の場合と同様に構造体の表面」
二に形成される。絶縁体層78がその上に形成される。
W76.78は写真食刻技法によってパターン化され、
これ等の層76.78は第9図に示された如く縦型エミ
ッタ領域として指定された領域のみに残される。側壁8
0力−第9図に示された如くパターン76.78の側壁
上に形成される。この側壁の形成過程中に、他の側壁構
造体70は若干寸法が増大される。次に構造体は約20
乃至40分間1000℃の温度で熱的に焼成されN士長
結晶ケイ素層76からの外方拡散によってN+エミッタ
領域82が形成される。
この一連の工程の結果が第9図に示されている。
横型PNP l〜ランジスタの露出されたN領域68は
適切なケイ素食刻雰囲気中に第9図の構造体を置く事に
よって異方性反応イオン食刻される。
例えば、SF6、CF4、CGI□F、十酸素等の如き
ケイ素の反応イオン食刻のための通常の気体もしくは気
体混合物が使用される。食刻されたエミッタ溝の深さは
時間測定もしくは通常のレーザ干渉検出技法によってモ
ニタされる。反応性イオン食刻溝の深さは約0.5乃至
2.0ミクロンの間にある。
最大の深さはP領域62の深さと略同−であり、横型P
 N P I〜ランジスタの垂直エミッタ表面積が最大
にされる。N十貫通領域24はこの反応性イオン食刻中
レジスト層(図示されず)によって保護される。構造体
の残りの表面は反応性食刻過程によって悪影響を受けな
い絶縁体層によって保護される。
埋没される予定の2酸化ケイ素領域84がエミッタ溝の
底部」二に酸素イオン・インプランテーションを行う事
によって形成される。本発明の方法は約I X I O
lJ乃至I X 10”原子74間の範囲の添加量、約
50乃至200KeV間の範囲のエネルギでインブラン
トされる。ウェハは2o乃至40分の間、600乃至1
000’Cで熱的に焼なましされる。この酸素イオン・
インブランシージョン過程のより詳細はIBM’I’D
B第22巻、第4523乃至第4525頁に見出される
。N十貫通体24を保護するレジスI一層が除去された
後の結果の構造体が第10図に示されている。
第2のP士長結晶ケイ素層9o及び絶縁体層92が構造
体の不表面上に付着される。これ等の層は第1の実施例
構造体の第2のP士長結晶ケイ素層及び絶縁体の製法と
類似の技法に従って形成される。写真食刻技法によって
層9o、92がパターン化され、これ等の層は横型PN
P装置及び所望のエミッタ板領域に制限される。第11
図の構造体が20乃至40分約900乃至1ooo℃の
温度で加熱され、横型PNP l−ランジスタ領域の溝
を取巻く垂直P十エミッタ領域94が形成される。この
構造体は第11図に示されている。エミッタ・ベース接
合の深さは約50乃至300nmである。ベース幅は約
50乃至300nmの程度である。構造体は絶縁体層8
4の存在により寄生1〜ランジスタ効果がない。
第12図に示すようにアルミニウム、アルミニウムー銅
、タンタル等の如き適切な次のレベルの冶金層が一様に
付着され、所望の次のレベルの電気接続体のために写真
食刻でパターン化される。
縦型NPNのエミッタ・コンタクトは100で、ベース
・コンタクトは102で表わされている。
共通の垂直NPNコレクタ・コンタクト及び横型PNP
ベース・コンタクトは108で表わされている。
第12図の横型PNPM置の互換レイアウトが第13図
及び第13A図に示されている。これ等は横型PNP装
置の2つの異なる応用のためのものである。装置の利得
がより重要である場合には、第13図の平面図のレイア
ウトが使用され、スイッチング特性がより重要な場合に
は、第13A図に示されているレイアウトが使用される
。第13図及び第13A図のレイアウトは異なるが、同
一素子には同じ番号が付されている。
上述の如き共通のベース・コレクタ構造体が所望の回路
の応用に使用されている。例えばPNP装置はメモリ・
セルの能動負荷として使用され得る。この応用について
は1983 I E E IEのInternatio
nal 5olid−5tate CjrcuitsC
onference 、“5ESSION IX:FA
S’r RAM5”第108乃至109頁を参照すると
良く理解されよう。さらに、I2L (集積注入論理装
置)もしくはMTL (混合トランジスタ論理装置)は
PNP装置のコレクタ及びP N I)装置ベース・コ
ンタクトが共通である。
本発明はその好ましい実施例を参照して説明されたが1
本発明の精神を離れる事なく種々の変更がなされ得る事
は理解されよう。例えば相補型双極構造体の一部である
横型PNPI−ランジスタは縦型1〜ランジスタと別個
に使用され11)る事が明らかであろう。さらに、各領
域に反対導電型添加物を使用して縦型NPN トランジ
スタでなく、縦型PNPトランジスタが形成され得る。
同様にして領域の各々の導電型を逆にして横型PNP 
l−ランジスタでなく横型NPNトランジスタを形成す
る事が可能である。さらにより高いレベルのコンタク1
〜を形成するために多結晶ケイ素層の表面上にはケイ化
金属が形成され得る。
【図面の簡単な説明】
第1図乃至第5図は高パホーマンスの相補型双極性トラ
ンジスタ構造体を製造する第1の実施例を示した工程図
である。第6図乃至第12図は第1の実施例よりパホー
マンスが高い相補型双極性1〜ランジスタ構造体の製造
工程の互換実施例を示した]二程図である。第13図及
び第13A図は上述実施例の横型PNP I〜ランジス
タの可能な2つのレイアラi−を示した平面図である。 20・・・・P−基板、21・・・・N+サブコレクタ
、22・・・・N−エピタキシャル層(コレクタ領域)
、24・・・・N十貫通体、25.26.27・・・・
絶縁体隔離体、30・・・・第1のP士長結晶ケイ素層
、32・・・・絶縁体層、34・・・・Nベース領域、
36・・・・側壁絶縁体層、40・・・・第2のP士長
結晶ケイ素層、42・・・・絶縁体層、44・・・・P
ベース領域、46・・・・P+コレクタ領域、48・・
・・P十エミッタ領域、50・・・・N士長結晶ケイ素
層、52・・・・絶縁体、54・・・・N十エミッタ領
域。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション

Claims (1)

  1. 【特許請求の範囲】 (1)第1導電型の主面及び高不純物濃度の第1導電型
    埋没領域及び」1記埋没領域を上記主面に接続する高不
    純物濃度の第1導電型貫通体を有する単結晶半導体基体
    を与える段階と、 コレクタになるべき領域と直接接触する如<−h記主面
    」−に形成する段階と、 (3)」−記第1多結晶ケイ素層の最上部表面上に絶縁
    層を形成する段階と、 (4)エミッタ及びベース領域となるべき領域から上記
    第1多結晶ケイ素層及び絶縁層を除去して略垂直な端面
    を形成する段階と、 (5)第1導電型不純物を上記エミッタ及びベース領域
    となるべき領域に拡散する段階と、(6)」−記第1多
    結晶ケイ素層の一1二記端面上に絶縁体を形成する段階
    と、 (7)上記エミッタ領域になるべき領域に高不純物濃度
    の第2導電型の第2多結晶ケイ素層を形成する段階と、 (8)加熱により上記第2多結晶ケイ素層からの外方拡
    散によって高不純物濃度の第2導電型のエミッタ領域を
    形成し、これによって」1記絶縁体の下に上記ベースを
    形成し、これと同時に」1記第1多結晶ケイ素層からの
    外方拡散によって上記コレクタ領域を形成する段階と、 (9)上記第1多結晶ケイ素層がコレクタ・コンタクト
    をなし、上記第2多結晶ケイ素層がエミッタ・コンタク
    トをなし、さらに上記主面からの上記貫通体が上記埋没
    領域を通してベース領域に対するコンタクトを成す様に
    する段階とより成る横型P=fl=PI−ランジスタの
    製造方法。
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DE (1) DE3466832D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6328060A (ja) * 1986-07-04 1988-02-05 シ−メンス、アクチエンゲゼルシヤフト 集積回路とその製造方法
JPH01161763A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置とその製造方法
JPH03256332A (ja) * 1990-03-06 1991-11-15 Sharp Corp 縦型バイポーラトランジスタ素子及び該素子を備えたbi―CMOSインバータ
JPH07153777A (ja) * 1993-11-30 1995-06-16 Nec Corp 半導体装置およびその製造方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4640721A (en) * 1984-06-06 1987-02-03 Hitachi, Ltd. Method of forming bipolar transistors with graft base regions
DE3650638T2 (de) * 1985-03-22 1998-02-12 Nippon Electric Co Integrierte Halbleiterschaltung mit Isolationszone
US4717677A (en) * 1985-08-19 1988-01-05 Motorola Inc. Fabricating a semiconductor device with buried oxide
JPS6252966A (ja) * 1985-09-02 1987-03-07 Toshiba Corp 半導体装置の製造方法
US4669177A (en) * 1985-10-28 1987-06-02 Texas Instruments Incorporated Process for making a lateral bipolar transistor in a standard CSAG process
US4728624A (en) * 1985-10-31 1988-03-01 International Business Machines Corporation Selective epitaxial growth structure and isolation
US4755476A (en) * 1985-12-17 1988-07-05 Siemens Aktiengesellschaft Process for the production of self-adjusted bipolar transistor structures having a reduced extrinsic base resistance
US5104816A (en) * 1986-01-30 1992-04-14 Texas Instruments Incorporated Polysilicon self-aligned bipolar device including trench isolation and process of manufacturing same
DE3680520D1 (de) * 1986-03-22 1991-08-29 Itt Ind Gmbh Deutsche Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor.
US4812417A (en) * 1986-07-30 1989-03-14 Mitsubishi Denki Kabushiki Kaisha Method of making self aligned external and active base regions in I.C. processing
US4731158A (en) * 1986-09-12 1988-03-15 International Business Machines Corporation High rate laser etching technique
JPS63107167A (ja) * 1986-10-24 1988-05-12 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JP2503460B2 (ja) * 1986-12-01 1996-06-05 三菱電機株式会社 バイポ−ラトランジスタおよびその製造方法
US5067002A (en) * 1987-01-30 1991-11-19 Motorola, Inc. Integrated circuit structures having polycrystalline electrode contacts
US4962053A (en) * 1987-01-30 1990-10-09 Texas Instruments Incorporated Bipolar transistor fabrication utilizing CMOS techniques
US4837176A (en) * 1987-01-30 1989-06-06 Motorola Inc. Integrated circuit structures having polycrystalline electrode contacts and process
JPS63312674A (ja) * 1987-06-16 1988-12-21 Nissan Motor Co Ltd 薄膜半導体装置
US5468989A (en) * 1988-06-02 1995-11-21 Hitachi, Ltd. Semiconductor integrated circuit device having an improved vertical bipolar transistor structure
US5318917A (en) * 1988-11-04 1994-06-07 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
US4996164A (en) * 1989-03-02 1991-02-26 International Business Machines Corporation Method for forming lateral PNP transistor
US5045911A (en) * 1989-03-02 1991-09-03 International Business Machines Corporation Lateral PNP transistor and method for forming same
US4902639A (en) * 1989-08-03 1990-02-20 Motorola, Inc. Process for making BiCMOS integrated circuit having a shallow trench bipolar transistor with vertical base contacts
JPH03201564A (ja) * 1989-12-28 1991-09-03 Toshiba Corp ラテラル型半導体装置
DE4000351A1 (de) * 1990-01-08 1991-07-18 Siemens Ag Herstellverfahren fuer eine integrierte schaltungsanordnung mit zwei zueinander komplementaeren bipolartransistoren mit selbstjustiertem emitter-basis-komplex
US4980304A (en) * 1990-02-20 1990-12-25 At&T Bell Laboratories Process for fabricating a bipolar transistor with a self-aligned contact
KR100234550B1 (ko) * 1990-04-02 1999-12-15 클라크 3세 존 엠 증가된 항복 전압을 지닌 트랜지스터 디바이스 및 제조방법
US5061646A (en) * 1990-06-29 1991-10-29 Motorola, Inc. Method for forming a self-aligned bipolar transistor
US5064774A (en) * 1991-02-19 1991-11-12 Motorola, Inc. Self-aligned bipolar transistor process
JP2567642Y2 (ja) * 1991-04-20 1998-04-02 日本電気アイシーマイコンシステム株式会社 横型バイポーラトランジスタ
JP3061891B2 (ja) * 1991-06-21 2000-07-10 キヤノン株式会社 半導体装置の製造方法
US5187109A (en) * 1991-07-19 1993-02-16 International Business Machines Corporation Lateral bipolar transistor and method of making the same
KR930009111A (ko) * 1991-10-24 1993-05-22 와가 노리오 바이폴라트랜지스터, Bi-CMOS 장치 및 그 제조방법
JPH07142419A (ja) * 1993-11-15 1995-06-02 Toshiba Corp 半導体装置の製造方法
US5444004A (en) * 1994-04-13 1995-08-22 Winbond Electronics Corporation CMOS process compatible self-alignment lateral bipolar junction transistor
US5581112A (en) * 1995-10-23 1996-12-03 Northern Telecom Limited Lateral bipolar transistor having buried base contact
US5646055A (en) * 1996-05-01 1997-07-08 Motorola, Inc. Method for making bipolar transistor
US5949114A (en) * 1996-11-07 1999-09-07 Micron Technology, Inc. Semiconductor device having increased breakdown voltage and method of fabricating same
US6093613A (en) * 1998-02-09 2000-07-25 Chartered Semiconductor Manufacturing, Ltd Method for making high gain lateral PNP and NPN bipolar transistor compatible with CMOS for making BICMOS circuits
JP2000012553A (ja) * 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP0976949B1 (en) 1998-07-30 2002-11-27 Van Doorne's Transmissie B.V. Drive belt
US6404038B1 (en) * 2000-03-02 2002-06-11 The United States Of America As Represented By The Secretary Of The Navy Complementary vertical bipolar junction transistors fabricated of silicon-on-sapphire utilizing wide base PNP transistors
JP2001274172A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 横型バイポーラトランジスタおよびその製造方法
DE10328008B4 (de) 2003-06-21 2008-04-03 Infineon Technologies Ag Integrierte Schaltungsanordnung mit pnp- und npn-Bipolartransistoren sowie Herstellungsverfahren
KR102369770B1 (ko) 2014-12-08 2022-03-02 버클리 라잇츠, 인크. 측방향/수직 트랜지스터 구조들을 포함하는 미세유체 디바이스 및 그 제조 및 사용 프로세스

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS571256A (en) * 1980-05-05 1982-01-06 Ibm Integrated circuit
JPS5875870A (ja) * 1981-10-30 1983-05-07 Hitachi Ltd 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4089992A (en) * 1965-10-11 1978-05-16 International Business Machines Corporation Method for depositing continuous pinhole free silicon nitride films and products produced thereby
US3524113A (en) * 1967-06-15 1970-08-11 Ibm Complementary pnp-npn transistors and fabrication method therefor
US3615939A (en) * 1969-01-15 1971-10-26 Sprague Electric Co Method of making a lateral transistor
US3971059A (en) * 1974-09-23 1976-07-20 National Semiconductor Corporation Complementary bipolar transistors having collector diffused isolation
US3993513A (en) * 1974-10-29 1976-11-23 Fairchild Camera And Instrument Corporation Combined method for fabricating oxide-isolated vertical bipolar transistors and complementary oxide-isolated lateral bipolar transistors and the resulting structures
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
US4196440A (en) * 1978-05-25 1980-04-01 International Business Machines Corporation Lateral PNP or NPN with a high gain
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
EP0029887B1 (de) * 1979-12-03 1983-07-13 International Business Machines Corporation Verfahren zum Herstellen eines vertikalen PNP-Transistors und so hergestellter Transistor
US4378630A (en) * 1980-05-05 1983-04-05 International Business Machines Corporation Process for fabricating a high performance PNP and NPN structure
FR2508704B1 (fr) * 1981-06-26 1985-06-07 Thomson Csf Procede de fabrication de transistors bipolaires integres de tres petites dimensions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS571256A (en) * 1980-05-05 1982-01-06 Ibm Integrated circuit
JPS5875870A (ja) * 1981-10-30 1983-05-07 Hitachi Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6328060A (ja) * 1986-07-04 1988-02-05 シ−メンス、アクチエンゲゼルシヤフト 集積回路とその製造方法
JPH01161763A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置とその製造方法
JPH03256332A (ja) * 1990-03-06 1991-11-15 Sharp Corp 縦型バイポーラトランジスタ素子及び該素子を備えたbi―CMOSインバータ
JPH07153777A (ja) * 1993-11-30 1995-06-16 Nec Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
DE3466832D1 (en) 1987-11-19
US4546536A (en) 1985-10-15
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EP0137906A1 (en) 1985-04-24
JPH07118478B2 (ja) 1995-12-18

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