JPS6252966A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6252966A JPS6252966A JP60193479A JP19347985A JPS6252966A JP S6252966 A JPS6252966 A JP S6252966A JP 60193479 A JP60193479 A JP 60193479A JP 19347985 A JP19347985 A JP 19347985A JP S6252966 A JPS6252966 A JP S6252966A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- pattern
- type
- annular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 19
- 239000011229 interlayer Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 16
- 239000010703 silicon Substances 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 8
- 238000002955 isolation Methods 0.000 abstract description 6
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000000605 extraction Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910052787 antimony Inorganic materials 0.000 description 6
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関し、特に横型のｐ
ｎｐトランジスタの製造方法の改良に係わる。
ｎｐトランジスタの製造方法の改良に係わる。
（発明の技術的背景〕
この種の横型ｐｎｐトランジスタでは、コレクタ電流は
エミッタ領域の周囲長に比例するのに対し、ベース電流
はエミッタ領域の底方向にも流れるため、エミッタ領域
の面積を大きくすると、ベース電流は増加する。従って
、高い電流増幅率を得るためにはベース幅を狭くする他
に、エミッタ領域の面積をできる限り小さくして、エミ
ッタ領域の周囲長に対する比を大きくする必要がある。
エミッタ領域の周囲長に比例するのに対し、ベース電流
はエミッタ領域の底方向にも流れるため、エミッタ領域
の面積を大きくすると、ベース電流は増加する。従って
、高い電流増幅率を得るためにはベース幅を狭くする他
に、エミッタ領域の面積をできる限り小さくして、エミ
ッタ領域の周囲長に対する比を大きくする必要がある。
ところで、従来、横型のｐｎｐトランジスタは以下に説
明する第３図（ａ）〜（ｄ＞及び第４図に示す方法によ
り製造されている。
明する第３図（ａ）〜（ｄ＞及び第４図に示す方法によ
り製造されている。
まず、ｐ型シリコン基板１にｎ型不純物、例えばアンチ
モンを選択的にイオン注入した後、該基板１主面にｎ型
シリコ２層２をエピタキシャル成長する。この時、前記
イオン注入されたアンチモンが基板１に拡散すると共に
、シリコン層２側にもオートドーピングして後述するベ
ース領域抵抗を下げるためのｎ＋型埋込み層３が形成さ
れる（第３図（ａ）図示）。
モンを選択的にイオン注入した後、該基板１主面にｎ型
シリコ２層２をエピタキシャル成長する。この時、前記
イオン注入されたアンチモンが基板１に拡散すると共に
、シリコン層２側にもオートドーピングして後述するベ
ース領域抵抗を下げるためのｎ＋型埋込み層３が形成さ
れる（第３図（ａ）図示）。
次いで、ｎ型シリコ２層２にｎ型不純物、例えばボロン
を選択的にドーピングし、活性化してｎ型シリコ２層２
を島状に分離するｐ＋型素子分離領域４を形成した後、
選択酸化処理を施して素子分離領域４から島状のシリコ
ン層（ベース領域）５の一部に亙る厚い酸化膜６を形成
する。ひきつづき、熱酸化処理を施して厚い酸化膜６か
ら露出するベース領域５表面に薄い酸化膜７を成長した
後、写真蝕刻法により該簿い酸化１７上に環状のレジス
トパターン８を形成する （同図（ｂ）図示）。
を選択的にドーピングし、活性化してｎ型シリコ２層２
を島状に分離するｐ＋型素子分離領域４を形成した後、
選択酸化処理を施して素子分離領域４から島状のシリコ
ン層（ベース領域）５の一部に亙る厚い酸化膜６を形成
する。ひきつづき、熱酸化処理を施して厚い酸化膜６か
ら露出するベース領域５表面に薄い酸化膜７を成長した
後、写真蝕刻法により該簿い酸化１７上に環状のレジス
トパターン８を形成する （同図（ｂ）図示）。
次いで、レジストパターン８をマスクとしてｎ型不純物
、例えばボロンを薄い酸化膜７を通してｎ型ベース領域
５にイオン注入する。つづいて、レジストパターン８を
除去した後、熱処理により活性化を行なってレジストパ
ターンの中空部に対応するベース領域５にｐ型エミッタ
領域９を、該レジストパターンの外周部と厚い酸化［１
６の内周面の間に対応するベース領域５に環状のｐ型コ
レクタ領域１０を、夫々形成する。ひきつづき、写真蝕
刻法によりベース取出し領域予定部が開孔されたレジス
トパターン（図示せず）を形成し、これをマスクとして
ｎ型不純物、例えば砒素を薄い酸化膜７を通してベース
領域をイオン注入した後、該レジストパターンを除去し
、活性化してベース領域５に図示しないｎ１型ベース電
極取出し領域を形成する（同図（ｃ）図示）。
、例えばボロンを薄い酸化膜７を通してｎ型ベース領域
５にイオン注入する。つづいて、レジストパターン８を
除去した後、熱処理により活性化を行なってレジストパ
ターンの中空部に対応するベース領域５にｐ型エミッタ
領域９を、該レジストパターンの外周部と厚い酸化［１
６の内周面の間に対応するベース領域５に環状のｐ型コ
レクタ領域１０を、夫々形成する。ひきつづき、写真蝕
刻法によりベース取出し領域予定部が開孔されたレジス
トパターン（図示せず）を形成し、これをマスクとして
ｎ型不純物、例えば砒素を薄い酸化膜７を通してベース
領域をイオン注入した後、該レジストパターンを除去し
、活性化してベース領域５に図示しないｎ１型ベース電
極取出し領域を形成する（同図（ｃ）図示）。
次イテ、全面にＣＶＤ−８ｉ ０２膜１１を堆積した後
、ベース電極取出し領域１２、エミッタ領１１Ｅ９及び
コレクタ領域１０の一部に対応するＣＶＤ−８ｉ０２膜
１１及び薄い酸化膜７を選択的にエツチング除去してコ
ンタクトホール１３を開孔する。つづいて、全面にＡｎ
膜を堆積し、これをバターニングしてコンタクトホール
１３を通してベース電極取出し領域１２、エミッタ領域
９及びコレクタ領域１０に接続するＡ℃電極１４〜１６
を形成して横型ｐｎｐトランジスタを製造する（同図（
ｄ）及び第４図図示）、なお、第４図は第３図（ｄ）の
平面図である。
、ベース電極取出し領域１２、エミッタ領１１Ｅ９及び
コレクタ領域１０の一部に対応するＣＶＤ−８ｉ０２膜
１１及び薄い酸化膜７を選択的にエツチング除去してコ
ンタクトホール１３を開孔する。つづいて、全面にＡｎ
膜を堆積し、これをバターニングしてコンタクトホール
１３を通してベース電極取出し領域１２、エミッタ領域
９及びコレクタ領域１０に接続するＡ℃電極１４〜１６
を形成して横型ｐｎｐトランジスタを製造する（同図（
ｄ）及び第４図図示）、なお、第４図は第３図（ｄ）の
平面図である。
しかしながら、上述した従来方法にあっては、エミッタ
領域９及びコレクタ領域１０の形成とエミッタ領域９等
のコンタクトホール１３の形成とを別々のレジストパタ
ーンをマスクとして行なうため、それらレジストターン
間のマスク合せずれを考慮する必要がある。つまり、中
空部の面積の小さい環状レジストパターン８をマスクと
して面積の小さいエミッタ領域９を形成すると、その復
、ＣＶＤ−８ｉ０２膜１１等をエツチングするためのマ
スクとしてのレジストパターンを形成した際、そのレジ
ストパターンが前記環状レジストパターンとの間にマス
ク合せずれが生じた場合、該レジストパターンをマスク
としてＣＶＤ−８ｉ ０２ ！１１１等をエツチング除
去することにより形成されたコンタクトホール（エミッ
タコンタクトホール）がエミッタ領域とベース領域とに
亙って開孔され、エミッタのＡｆｉ！極の形成によりエ
ミッターベース間の短絡を生じる。その結果、従来法で
は前記エミッターベース間の短絡を防止するために、エ
ミッタ領域９の面積を大きくしてマスク合せ余裕をとる
必要がある。従って、かかる従来方法ではエミッタ領域
の面積の微細化が制限され、電流増幅率の高いトランジ
スタの製造が困難であるという欠点があった。
領域９及びコレクタ領域１０の形成とエミッタ領域９等
のコンタクトホール１３の形成とを別々のレジストパタ
ーンをマスクとして行なうため、それらレジストターン
間のマスク合せずれを考慮する必要がある。つまり、中
空部の面積の小さい環状レジストパターン８をマスクと
して面積の小さいエミッタ領域９を形成すると、その復
、ＣＶＤ−８ｉ０２膜１１等をエツチングするためのマ
スクとしてのレジストパターンを形成した際、そのレジ
ストパターンが前記環状レジストパターンとの間にマス
ク合せずれが生じた場合、該レジストパターンをマスク
としてＣＶＤ−８ｉ ０２ ！１１１等をエツチング除
去することにより形成されたコンタクトホール（エミッ
タコンタクトホール）がエミッタ領域とベース領域とに
亙って開孔され、エミッタのＡｆｉ！極の形成によりエ
ミッターベース間の短絡を生じる。その結果、従来法で
は前記エミッターベース間の短絡を防止するために、エ
ミッタ領域９の面積を大きくしてマスク合せ余裕をとる
必要がある。従って、かかる従来方法ではエミッタ領域
の面積の微細化が制限され、電流増幅率の高いトランジ
スタの製造が困難であるという欠点があった。
本発明は、エミッタ領域の微細化を達成したｐｎｐｔ−
ランジスタ等の半導体装置の製造方法を提供しようとす
るものである。
ランジスタ等の半導体装置の製造方法を提供しようとす
るものである。
〔発明の概要）
本発明は、島状の第１導電型のベース領域を有する半導
体層の主面上に、該ベース領域より面積の狭い開孔部を
有する厚い絶縁膜を形成する工程と、この絶縁膜の開孔
部から露出する半導体層表面に薄い絶縁膜を形成した後
、該薄い絶縁膜上に環状パターンを前記開孔部の内側面
に対して所定路離隔てるように形成する工程と、この環
状パターンをマスクとして第２導電型の不純物を前記ベ
ース領域にイオン注入し、活性化して環状パターンの中
空部に対応するベース領域に第２導電型のエミッタ領域
を、該環状パターンの外周と前記開孔部の間に対応する
ベース領域に環状をなす第２導電型のコレクタ領域を、
夫々形成する工程と、前記環状パターンを残存させた状
態で層間絶縁膜を堆積する工程と、この層間絶縁膜及び
前記環状パターンの中空部の薄い絶縁膜を選択的にエツ
チング除去して、前記環状パターンの外形寸法より狭い
エミッタのコンタクトホールを形成する工程とを具備し
たことを特徴とするものである。かかる本発明によれば
、微細なエミッタ領域が形成された横型のｐｎｐトラン
ジスタを簡単な工程により得ることができる。
体層の主面上に、該ベース領域より面積の狭い開孔部を
有する厚い絶縁膜を形成する工程と、この絶縁膜の開孔
部から露出する半導体層表面に薄い絶縁膜を形成した後
、該薄い絶縁膜上に環状パターンを前記開孔部の内側面
に対して所定路離隔てるように形成する工程と、この環
状パターンをマスクとして第２導電型の不純物を前記ベ
ース領域にイオン注入し、活性化して環状パターンの中
空部に対応するベース領域に第２導電型のエミッタ領域
を、該環状パターンの外周と前記開孔部の間に対応する
ベース領域に環状をなす第２導電型のコレクタ領域を、
夫々形成する工程と、前記環状パターンを残存させた状
態で層間絶縁膜を堆積する工程と、この層間絶縁膜及び
前記環状パターンの中空部の薄い絶縁膜を選択的にエツ
チング除去して、前記環状パターンの外形寸法より狭い
エミッタのコンタクトホールを形成する工程とを具備し
たことを特徴とするものである。かかる本発明によれば
、微細なエミッタ領域が形成された横型のｐｎｐトラン
ジスタを簡単な工程により得ることができる。
以下、本発明を横型１）ｎＤトランジスタの製造に適用
した例について第１図（ａ）〜（ｄ）及び第２図を参照
して詳細に説明する。
した例について第１図（ａ）〜（ｄ）及び第２図を参照
して詳細に説明する。
まず、ｐ型シリコン基板２１にｎ型不純物、例えばアン
チモンを選択的にイオン注入した後、該基板２１主面に
ｎ型シリコ２層２２をエピタキシャル成長する。この時
、前記イオン注入されたアンチモンが基板２１に拡散す
ると共に、シリコン層２２側にもオートドーピングして
後述するベース領域抵抗を下げるためのｎ＋型埋込み層
２３が形成された（第１図（ａ）図示）。
チモンを選択的にイオン注入した後、該基板２１主面に
ｎ型シリコ２層２２をエピタキシャル成長する。この時
、前記イオン注入されたアンチモンが基板２１に拡散す
ると共に、シリコン層２２側にもオートドーピングして
後述するベース領域抵抗を下げるためのｎ＋型埋込み層
２３が形成された（第１図（ａ）図示）。
次いで、ｎ型シリコ２層２２にｎ型不純物、例えばボロ
ンを選択的にドーピングし、活性化してｎ型シリコン＠
２２を島状に分離するｐ４″型素子分離領域２４を形成
した後、選択酸化処理を施して素子分離領域２４から島
状のシリコン層（ベース領域）２５の一部に屋る例えば
厚さ５ｏｏｏ人のフィールド酸化膜２６を形成した（同
図（ｂ）図示）。
ンを選択的にドーピングし、活性化してｎ型シリコン＠
２２を島状に分離するｐ４″型素子分離領域２４を形成
した後、選択酸化処理を施して素子分離領域２４から島
状のシリコン層（ベース領域）２５の一部に屋る例えば
厚さ５ｏｏｏ人のフィールド酸化膜２６を形成した（同
図（ｂ）図示）。
次いで、熱酸化処理を施してフィールド酸化膜２６から
露出するベース領域２表面に例えば厚さ５００人の酸化
膜２７を成長した。つづいて、全面に厚さ３５００人の
多結晶シリコン膜を堆積し、これをバターニングして前
記酸化ｇ１２７上に環状の多結晶シリコンパターン２８
を形成した。ひきつづき、該多結晶シリコンパターン２
８をマスクとしてｎ型不純物、例えばボロンを加速電圧
３５ｋｅＶ、ドーズ１２Ｘ１０”／ｃ！ｉの条件で酸化
！１２７を通してｎ型ベース領域２５にイオン注入した
後、活性化して環状の多結晶シリコンパターン２８の中
空部に対応するベース領域２５にｐ型エミッタ領域２９
を、該多結晶シリコンパターン２８の外周部とフィール
ド酸化８１２６の内周面の間に対応するベース領域２５
に環状のｐ型コレクタ領域３０を、夫々形成した。ひき
つづき、ベース電極取出し領域予定部に対応する薄い酸
化膜２７を選択的にエツチング除去し、図示しないレジ
ストパターン及びフィールド酸化１！２６をマスクとし
てｎ型不純物、例えば砒素をベース領域２５にイオン注
入した後、レジストパターンを除去し、９００℃で熱酸
化処理して、活性化してベース領域２５に図示しないｎ
１型ベース電極取出し領域を形成すると共に、環状の多
結晶シリコンパターン２８に周面及び露出したベース領
域２５表面に酸化１１３１を形成した（同図（Ｃ）図示
）。
露出するベース領域２表面に例えば厚さ５００人の酸化
膜２７を成長した。つづいて、全面に厚さ３５００人の
多結晶シリコン膜を堆積し、これをバターニングして前
記酸化ｇ１２７上に環状の多結晶シリコンパターン２８
を形成した。ひきつづき、該多結晶シリコンパターン２
８をマスクとしてｎ型不純物、例えばボロンを加速電圧
３５ｋｅＶ、ドーズ１２Ｘ１０”／ｃ！ｉの条件で酸化
！１２７を通してｎ型ベース領域２５にイオン注入した
後、活性化して環状の多結晶シリコンパターン２８の中
空部に対応するベース領域２５にｐ型エミッタ領域２９
を、該多結晶シリコンパターン２８の外周部とフィール
ド酸化８１２６の内周面の間に対応するベース領域２５
に環状のｐ型コレクタ領域３０を、夫々形成した。ひき
つづき、ベース電極取出し領域予定部に対応する薄い酸
化膜２７を選択的にエツチング除去し、図示しないレジ
ストパターン及びフィールド酸化１！２６をマスクとし
てｎ型不純物、例えば砒素をベース領域２５にイオン注
入した後、レジストパターンを除去し、９００℃で熱酸
化処理して、活性化してベース領域２５に図示しないｎ
１型ベース電極取出し領域を形成すると共に、環状の多
結晶シリコンパターン２８に周面及び露出したベース領
域２５表面に酸化１１３１を形成した（同図（Ｃ）図示
）。
次イテ、全面ニＣＶＤ−８ｉ ０２ ［１３２及ヒ窒化
シリコン躾（パッシベーション膜）３３を堆積した後、
ベース電極取出し領域３４、エミッタ順域２９及びコレ
クタ領域３０の一部に対応する窒化シリコン膜３３、Ｃ
ＶＤ−８ｉ０２膜３２及び薄い酸化膜２７．３１を選択
的にエツチング除去してコンタクトホール３５を開孔し
た。つづいて、全面にＡｌ１膜を堆積し、これをパター
ニングしてコンタクトホール３５を通してベース電極取
出し領域３４、エミッタ領域２９及びコレクタ領域３０
に接続するＡｆｌ電極３６〜３８を形成して横型ｐｎｐ
トランジスタを製造する（同図（ｄ）及び第２図図示）
。なお、第２図は第１図（ｄ）の平面図である。
シリコン躾（パッシベーション膜）３３を堆積した後、
ベース電極取出し領域３４、エミッタ順域２９及びコレ
クタ領域３０の一部に対応する窒化シリコン膜３３、Ｃ
ＶＤ−８ｉ０２膜３２及び薄い酸化膜２７．３１を選択
的にエツチング除去してコンタクトホール３５を開孔し
た。つづいて、全面にＡｌ１膜を堆積し、これをパター
ニングしてコンタクトホール３５を通してベース電極取
出し領域３４、エミッタ領域２９及びコレクタ領域３０
に接続するＡｆｌ電極３６〜３８を形成して横型ｐｎｐ
トランジスタを製造する（同図（ｄ）及び第２図図示）
。なお、第２図は第１図（ｄ）の平面図である。
しかして、本発明によればエミッタ領域２９及びコレク
タ領＊３０を環状の多結晶シリコンパターン２８をマス
クとして形成し、その後、該多結晶シリコンパターン２
８を残存した状態でエミッタ領域２９等のコンタクトホ
ール３５を開孔することによって、エミッタのコンタク
トホール３５の一部が多少ベース領域２５にまで亙って
形成されても、第１図（ｄ）に示すように該ベース領域
２５上には多結晶シリコンパターン２８が残存されてい
るため、エミッタＡ２電極３７を形成した際に、ベース
・エミッタの短絡を防止できる。その結果、エミッタ領
域２９とエミッタコンタクトホール３５を形成する際に
マスク余裕を取る必要がないため、エミッタ領域２９の
面積を縮小でき、ひいては電流増幅率の高いトランジス
タを得ることができる。
タ領＊３０を環状の多結晶シリコンパターン２８をマス
クとして形成し、その後、該多結晶シリコンパターン２
８を残存した状態でエミッタ領域２９等のコンタクトホ
ール３５を開孔することによって、エミッタのコンタク
トホール３５の一部が多少ベース領域２５にまで亙って
形成されても、第１図（ｄ）に示すように該ベース領域
２５上には多結晶シリコンパターン２８が残存されてい
るため、エミッタＡ２電極３７を形成した際に、ベース
・エミッタの短絡を防止できる。その結果、エミッタ領
域２９とエミッタコンタクトホール３５を形成する際に
マスク余裕を取る必要がないため、エミッタ領域２９の
面積を縮小でき、ひいては電流増幅率の高いトランジス
タを得ることができる。
また、環状の多結晶シリコンパターン２８を残存させる
ことによって、該多結晶シリコンパターン２８が７０−
ティングゲートとなり、書込み効果によりトランジスタ
の特性劣化を生じる恐れがある。しかしながら、本実施
例では前記多結晶シリコンパターン２８にエミッタ八β
電極３７を接続させている、つまりベース領域２５との
電位差の小さいエミッタ領域２９に多結晶シリコンパタ
ーン２８が接続されているため、該多結晶シリコンパタ
ーン２８はフローティングゲートとして作用せず、トラ
ンジスタの特性劣化を防止できる。
ことによって、該多結晶シリコンパターン２８が７０−
ティングゲートとなり、書込み効果によりトランジスタ
の特性劣化を生じる恐れがある。しかしながら、本実施
例では前記多結晶シリコンパターン２８にエミッタ八β
電極３７を接続させている、つまりベース領域２５との
電位差の小さいエミッタ領域２９に多結晶シリコンパタ
ーン２８が接続されているため、該多結晶シリコンパタ
ーン２８はフローティングゲートとして作用せず、トラ
ンジスタの特性劣化を防止できる。
なお、上記実施例ではエミッタ、コレクタ領域を形成す
るためのマスクとして、多結晶シリコンパターンを使用
したが、窒化シリコンやＡｆｆｉ２０３等の絶縁材料の
パターンをマスクとして用いてもよい。
るためのマスクとして、多結晶シリコンパターンを使用
したが、窒化シリコンやＡｆｆｉ２０３等の絶縁材料の
パターンをマスクとして用いてもよい。
（発明の効果）
以上詳述した如く、本発明によれば簡単な工程によりエ
ミッタ領域を微細化でき、ひいては電流増幅率の向上、
高周波特性の改善及び高集積化を達成したｐｎｐトラン
ジスタ等の半導体装置の製造方法を提供できる。
ミッタ領域を微細化でき、ひいては電流増幅率の向上、
高周波特性の改善及び高集積化を達成したｐｎｐトラン
ジスタ等の半導体装置の製造方法を提供できる。
第１図（ａ）〜（ｄ）は、本発明の実施例における横型
ｐｎｐトランジスタの製造工程を示す断面図、第２図は
、第１図（ｄ）の平面図、第３図（ａ）〜（ｄ）は、従
来法における横型ｐｎｐトランジスタの製造工程を示す
断面図、第４図は、第３図（ｄ）の平面図である。 ２１・・・ｐ型シリコン基板、２２・・・ｎ型シリコン
層、２３・・・ｎ＋型型埋界層、２４・・・ｐ＋＋素子
分離領域、２５・・・ｎ型ベース領域、２８・・・環状
の多結晶シリコンパターン、２９・・・ｐ型エミッタ領
域、３０・・・ｐ型コレクタ領域、 ３２・・・ＣＶＤ−８ｉ ０２膜、３４ ・ｎ＋＋ベー
ス電極取出し領域、３５・・・コンタクトホール、３６
〜３８・・・Ａｎ電極。 出願人代理人 弁理士 鈴江武彦 第３図 第４図 手続補正書 昭和６１年１２月２日 特許庁長官 黒 １）明 雄 殿 １、事件の表示 特願昭６０−１９３４７９号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号 ＵＳＥビル〒１
００ ′Ｒ話０３ （５０２）３１８１ （大代表）
（５８４７） 弁理士 鈴 江 武 彦５、自
発補正 ７、補正の内容 （１）、明細書中筒３頁８〜９行目にかけて「エミッタ
領域の周囲長に対する比を大きくする必要がある。」と
あるを「エミッタ領域の面積に対する周囲長の比を大き
くする必要がある。」と訂正する。 ■、明細書中第８頁１７行目において、「アンチモンを
選択的にイオン注入した後」とあるを「アンチモンを選
択的にイオン注入又は拡散法によってドープした後」と
訂正する。 （３，明細書中筒１２頁７行目の「できる。」の後に下
記の文章を追加する。 記 具体的には、本買施例により得られたトランジスタの電
流増幅率は従来法により製造されたトランジスタに比べ
て約２〜３倍向上できた。しかも、本実施例のトランジ
スタは従来法により製造されたトランジスタに比べてパ
ターン寸法を２０〜２５％縮小できた。 （イ）、明細書中筒１２頁８〜９行目にかけて、「また
、環状の多結晶シリコンパターン２８．を残存させるこ
とによって」とあるを［また、環状の多結晶シリコンパ
ターン２８を残存させ、かっ該多結晶シソコンパターン
２８を電気的に他の端子に接続しない場合には」と訂正
する。 （５）、明細書中筒１２頁１９行目の「なお」以下第１
３頁３行目の「よい。」までの文章を下記の如く訂正す
る。 記 なお、上記実施例ではエミッタ、コレクタ領域を形成す
るためのマスクとして多結晶シリコンパターンを使用し
たが、これに限定されない。例えば、窒化シリコンやＡ
ｆｆｉ２０３等の絶縁材料のパターン、又はモリブデン
シリサイドやプラチナシリサイド等の金属シリサイドの
パターンや金属シリサイドと多結晶シリコンの二層構造
のパターンをマスクとして用いてもよい。 （６）１図面の第１図（ｄ）及び第２図を別紙の如く訂
正する。 第２図
ｐｎｐトランジスタの製造工程を示す断面図、第２図は
、第１図（ｄ）の平面図、第３図（ａ）〜（ｄ）は、従
来法における横型ｐｎｐトランジスタの製造工程を示す
断面図、第４図は、第３図（ｄ）の平面図である。 ２１・・・ｐ型シリコン基板、２２・・・ｎ型シリコン
層、２３・・・ｎ＋型型埋界層、２４・・・ｐ＋＋素子
分離領域、２５・・・ｎ型ベース領域、２８・・・環状
の多結晶シリコンパターン、２９・・・ｐ型エミッタ領
域、３０・・・ｐ型コレクタ領域、 ３２・・・ＣＶＤ−８ｉ ０２膜、３４ ・ｎ＋＋ベー
ス電極取出し領域、３５・・・コンタクトホール、３６
〜３８・・・Ａｎ電極。 出願人代理人 弁理士 鈴江武彦 第３図 第４図 手続補正書 昭和６１年１２月２日 特許庁長官 黒 １）明 雄 殿 １、事件の表示 特願昭６０−１９３４７９号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号 ＵＳＥビル〒１
００ ′Ｒ話０３ （５０２）３１８１ （大代表）
（５８４７） 弁理士 鈴 江 武 彦５、自
発補正 ７、補正の内容 （１）、明細書中筒３頁８〜９行目にかけて「エミッタ
領域の周囲長に対する比を大きくする必要がある。」と
あるを「エミッタ領域の面積に対する周囲長の比を大き
くする必要がある。」と訂正する。 ■、明細書中第８頁１７行目において、「アンチモンを
選択的にイオン注入した後」とあるを「アンチモンを選
択的にイオン注入又は拡散法によってドープした後」と
訂正する。 （３，明細書中筒１２頁７行目の「できる。」の後に下
記の文章を追加する。 記 具体的には、本買施例により得られたトランジスタの電
流増幅率は従来法により製造されたトランジスタに比べ
て約２〜３倍向上できた。しかも、本実施例のトランジ
スタは従来法により製造されたトランジスタに比べてパ
ターン寸法を２０〜２５％縮小できた。 （イ）、明細書中筒１２頁８〜９行目にかけて、「また
、環状の多結晶シリコンパターン２８．を残存させるこ
とによって」とあるを［また、環状の多結晶シリコンパ
ターン２８を残存させ、かっ該多結晶シソコンパターン
２８を電気的に他の端子に接続しない場合には」と訂正
する。 （５）、明細書中筒１２頁１９行目の「なお」以下第１
３頁３行目の「よい。」までの文章を下記の如く訂正す
る。 記 なお、上記実施例ではエミッタ、コレクタ領域を形成す
るためのマスクとして多結晶シリコンパターンを使用し
たが、これに限定されない。例えば、窒化シリコンやＡ
ｆｆｉ２０３等の絶縁材料のパターン、又はモリブデン
シリサイドやプラチナシリサイド等の金属シリサイドの
パターンや金属シリサイドと多結晶シリコンの二層構造
のパターンをマスクとして用いてもよい。 （６）１図面の第１図（ｄ）及び第２図を別紙の如く訂
正する。 第２図
Claims (4)
- （１）、島状の第１導電型のベース領域を有する半導体
層の主面上に、該ベース領域より面積の狭い開孔部を有
する厚い絶縁膜を形成する工程と、この絶縁膜の開孔部
から露出する半導体層表面に薄い絶縁膜を形成した後、
該薄い絶縁膜上に環状パターンを前記開孔部の内側面に
対して所定距離隔てるように形成する工程と、この環状
パターンをマスクとして第２導電型の不純物を前記ベー
ス領域にイオン注入し、活性化して環状パターンの中空
部に対応するベース領域に第２導電型のエミッタ領域を
、該環状パターンの外周と前記開孔部の間に対応するベ
ース領域に環状をなす第２導電型のコレクタ領域を、夫
々形成する工程と、前記環状パターンを残存させた状態
で層間絶縁膜を堆積する工程と、この層間絶縁膜及び前
記環状パターンの中空部の薄い絶縁膜を選択的にエッチ
ング除去して、前記環状パターンの外形寸法より狭いエ
ミッタのコンタクトホールを形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 - （２）、環状パターンが、薄い絶縁膜及び層間絶縁膜に
対してエッチング選択比の大きい材料からなることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （３）、薄い絶縁膜及び層間絶縁膜に対してエッチング
選択比の大きい材料が、多結晶シリコンであることを特
徴とする特許請求の範囲第２項記載の半導体装置の製造
方法。 - （４）、薄い絶縁膜及び層間絶縁膜に対してエッチング
選択比の大きい材料が、窒化シリコンであることを特徴
とする特許請求の範囲第２項記載の半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193479A JPS6252966A (ja) | 1985-09-02 | 1985-09-02 | 半導体装置の製造方法 |
| EP86109743A EP0213352B1 (en) | 1985-09-02 | 1986-07-16 | Method of manufacturing a lateral transistor |
| DE8686109743T DE3686008T2 (de) | 1985-09-02 | 1986-07-16 | Verfahren zum herstellen eines lateraltransistors. |
| US07/379,675 US4985367A (en) | 1985-09-02 | 1989-07-11 | Method of manufacturing a lateral transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193479A JPS6252966A (ja) | 1985-09-02 | 1985-09-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6252966A true JPS6252966A (ja) | 1987-03-07 |
Family
ID=16308706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193479A Pending JPS6252966A (ja) | 1985-09-02 | 1985-09-02 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4985367A (ja) |
| EP (1) | EP0213352B1 (ja) |
| JP (1) | JPS6252966A (ja) |
| DE (1) | DE3686008T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258644A (en) * | 1988-02-24 | 1993-11-02 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
| US5371023A (en) * | 1991-06-11 | 1994-12-06 | Hitachi, Ltd. | Gate circuit, semiconductor integrated circuit device and method of fabrication thereof, semiconductor memory and microprocessor |
| US8735289B2 (en) * | 2010-11-29 | 2014-05-27 | Infineon Technologies Ag | Method of contacting a doping region in a semiconductor substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS56161654A (en) * | 1980-05-16 | 1981-12-12 | Matsushita Electric Ind Co Ltd | Semiconductor ic device and manufacture thereof |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3651565A (en) * | 1968-09-09 | 1972-03-28 | Nat Semiconductor Corp | Lateral transistor structure and method of making the same |
| US3609473A (en) * | 1969-09-02 | 1971-09-28 | Fairchild Camera Instr Co | Two-layer metallized high frequency transistor employing extended contacts to shield input terminal from output terminal and mounted in a coaxial cable |
| US4287660A (en) * | 1974-05-21 | 1981-09-08 | U.S. Philips Corporation | Methods of manufacturing semiconductor devices |
| NL176322C (nl) * | 1976-02-24 | 1985-03-18 | Philips Nv | Halfgeleiderinrichting met beveiligingsschakeling. |
| US4392149A (en) * | 1980-03-03 | 1983-07-05 | International Business Machines Corporation | Bipolar transistor |
| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
| US4546536A (en) * | 1983-08-04 | 1985-10-15 | International Business Machines Corporation | Fabrication methods for high performance lateral bipolar transistors |
| US4669177A (en) * | 1985-10-28 | 1987-06-02 | Texas Instruments Incorporated | Process for making a lateral bipolar transistor in a standard CSAG process |
-
1985
- 1985-09-02 JP JP60193479A patent/JPS6252966A/ja active Pending
-
1986
- 1986-07-16 DE DE8686109743T patent/DE3686008T2/de not_active Expired - Lifetime
- 1986-07-16 EP EP86109743A patent/EP0213352B1/en not_active Expired
-
1989
- 1989-07-11 US US07/379,675 patent/US4985367A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS56161654A (en) * | 1980-05-16 | 1981-12-12 | Matsushita Electric Ind Co Ltd | Semiconductor ic device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3686008D1 (de) | 1992-08-20 |
| DE3686008T2 (de) | 1992-12-17 |
| EP0213352A3 (en) | 1989-07-05 |
| EP0213352B1 (en) | 1992-07-15 |
| EP0213352A2 (en) | 1987-03-11 |
| US4985367A (en) | 1991-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4531282A (en) | Bipolar transistors having vertically arrayed collector-base-emitter with novel polycrystalline base electrode surrounding island emitter and method of making same | |
| US4735912A (en) | Process of fabricating a semiconductor IC device | |
| JPS6252966A (ja) | 半導体装置の製造方法 | |
| JPH0252858B2 (ja) | ||
| JPH02305464A (ja) | 半導体集積回路の製造方法 | |
| JPH0366815B2 (ja) | ||
| JPS5866358A (ja) | 半導体装置の製法 | |
| JPS6244862B2 (ja) | ||
| JPH0529330A (ja) | 半導体装置の製造方法 | |
| JPS628939B2 (ja) | ||
| JPS63211755A (ja) | 半導体装置の製造方法 | |
| JPH1098111A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JPS63164355A (ja) | 半導体集積回路装置の製造方法 | |
| JP2594697B2 (ja) | 半導体装置の製造方法 | |
| JPS5940573A (ja) | 半導体集積回路装置の製造方法 | |
| JPH04148567A (ja) | 半導体装置の製造方法 | |
| JPS5966168A (ja) | 半導体装置の製法 | |
| JPS6276672A (ja) | 半導体装置の製造方法 | |
| JPS59184564A (ja) | 半導体集積回路の製造方法 | |
| JPS588140B2 (ja) | 半導体装置の製造方法 | |
| JPH0147900B2 (ja) | ||
| JPH01225161A (ja) | 半導体装置の製造方法 | |
| JPH03201443A (ja) | 半導体集積回路の製造方法 | |
| JPS61214568A (ja) | 半導体装置の製造方法 | |
| JPS62108568A (ja) | 半導体装置の製造方法 |