JPS63164355A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関するもので
、特に超高速動作が必要とされる半導体集積回路装置の
製造に用いられるものである。

〔従来の技術〕

コンピュータ本体、大容量光伝達等高速動作が要求され
る分野で用いられる半導体集積回路装置としではＥＣＬ
／ＣＭＬ系のバイポーラ型半導体集積回路装置が一般的
である。

このようなＥＣＬ／ＣＭＬ系回路において消費電力や論
理振幅を一定とした場合、動作速度は主として、回路を
構成する素子および配線における奇生容量並びにトラン
ジスタのベース抵抗および利得帯域幅積に依存し、特に
ベース・コレクタ間接合容量の動作速度への寄与が大ぎ
い。したがって、奇生容量を低減させるには、ベース・
コレクタ間接合容量を減するのが効果的であり、このた
めベース面積を縮小する必要がある。また、抵抗・配線
の奇生容量を低減するには厚い分離酸化膜上に不純物を
ドープした多結晶シリコンでなる抵抗を形成する方法が
一般に採用されている。

一方、ベース抵抗を低減させるには、低抵抗の不活性ベ
ースをエミッタに近接させると共にエミツタ幅を縮小し
、エミッタ直下の活性ベース層の抵抗を減少させること
が効果的である。このようなエミツタ幅の縮小はエミッ
タ・ベース間接合容量を減少させる効果もある。

利得帯域幅積を向上させるには上述したような゛平面寸
法の縮小によるエミッタ・ベース間及びベース・コレク
タ間接合容量の減少のほか縦方向の縮小すなわちエミッ
タおよびベースの接合を浅くすることおよびコレクタを
なすエピタキシャル層を薄くすることが有効である。

これらの要求を実現するため、いくつかの製造方法が提
案されている。

まず第１にＴ、５ａｋａｉ他、 Ｅｌｅｃｔｒｏｎｉｃｓ　　ＬｅｔｔｅｒｓＶｏｌ、１
９　　Ｎｏ、８．［）、２８３−２８４Ａｐｒｉｌ　　
１９８３．には多結晶シリコンを用いてベース電極を素
子領域の外部まで引き出してベース領域幅を２μｍ前後
まで減少させると共にベース抵抗の減少のために１μｍ
以下の幅のエミッタを形成したものが示されている。

第２に、Ｎａｌ＜ａｍｕｒａ他、ＩＥＥＥＩ　Ｓ　Ｓ　
ＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｏｌ　１ｄ−３
ｔａｔｅＣｉｒｃｕｉｔ　Ｃｏｎｆｅｒｅｎｃｅ）　ｏ
　ｉｇ　ｅ　ｓ　ｔ　　ｏ　ｆＴｅｃｈｎｉｃａｌ　　
Ｐａｐｅｒｓ　　ｐＩ）２１４゜２１５．２７４　　Ｆ
ｅｂ、１９８１．には多結晶シリコンを用いてベース電
極を素子領域の多部まで引き出すと共にベース側面に多
結晶シリコン電極を形成することにより外部ベースを電
力減少させたものが示されている。

第３に、０ｈ−ｕｃｈｉ他、ＩＥＤＭ ＴｅＣｈ、ＤｉＱ、、ｐｐ５５−５８　１９８３には第
１の従来例と同様なベース電極の引出しを選択酸化法に
より実現したものが記載されている。

これらの従来技術によれば、ベース領域の幅を減少する
ことによりベース・コレクタ接合容量の減少が実現され
、ゲート遅延１００ｐＳ／（３ａｔｅ以下の高速動作が
報告されている。

〔発明が解決しようとする問題点〕

しかしながら、上記各技術でベース引出し電極として使
用されている多結晶シリコンはベース抵抗の低減効果が
必ずしも十分ではない。すなわち多結晶シリコンには結
晶粒界が存在するため、キャリア移動度が低く、引出し
電極層の層抵抗を１００Ω／口以下にすることは極めて
困難であり、数百Ω／口程度が一般的でおるため、ベー
ス抵抗の低減には限界がある。

また、第１および第２の方法は、工程が極めて複雑であ
るという欠点がおり、ざらに第３の方法は、工程は比較
的簡単であるが選択酸化により生じたバーズビークによ
ってエミッタベース間を分離する構造を採っているため
、プロセス条件により変動しやすいバーズビークを一定
の大きさに形成することは容易でなく、再現性、均一性
に問題があった。

そこで本発明は、従来よりも低いベース抵抗を有して超
高速動作が可能な半導体集積回路装置を簡単な工程でし
かも良好な再現性・均一性で製造することを可能にする
製造方法を提供することを目的とする。

〔問題点を解決するための手段〕

本発明にかかる半導体集積回路装置の製造方法によれば
埋込拡散層を有する半導体基板上に形成した厚い絶縁膜
に開口を設は選択エピタキシャル成長とラテラルエピタ
キシャル成長によって開口部内およびその周囲の絶縁膜
上に延在する単結晶半導体層を形成し、エミッタ・ベー
ス形成予定の開口部の単結晶半導体層中にエミッタと活
性ベースを形成し絶縁膜上に延在する活性ベースとなっ
た単結晶半導体層をベース引出し電極とするようにして
いる。

〔作用〕

本発明の製造方法によればベース引出し電極が単結晶シ
リコンとなるため従来に較べて著しくベース抵抗が低減
され、動作速度が向上する。

また、本発明の製造方法では素子分離とベース引出し電
極形成を一工程で行なうことができるため工程の簡略化
を図ることができ、しかもプロセス条件の変動に敏感に
依存するバーズビークのような手段を用いていないため
均一性・再現性を著しく改善することができる。

〔実施例〕

以下、本発明にかかる半導体集積回路装置の製造方法を
図面を参照して詳細に説明する。

図（Ａ）〜（Ｇ）は本発明にかかる製造方法によるトラ
ンジスタの工程別断面図である。

まず図（Ａ）に示されるようにＰ″″型シリコン基板１
の表面にＮ＋型埋込拡散層２が形成され、これらの上に
例えば１μｍ程度の厚さでかつエミッタ・ベース部およ
びコレクタ部となる所定部分に側壁が略垂直の開口３ａ
、３ｂが設けられたシリコン酸化膜が形成される。

次に選択エピタキシャル成長およびラテラルエピタキシ
ャル成長によって開口部３ａ、３ｂからその周囲の酸化
膜３上に延在するＮ二型単結晶層４ａ、４ｂをジク咀レ
ジラン（Ｓ！Ｈ２ＣＩ２＞に塩化水素（１−ＩＣＩ＞を
添加したガスを用いて減圧下で成長させて形成する（図
（Ｂ））。

次いでエピタキシャル＠４ａ、４ｂの表面に厚さ２００
〜５００人の酸化膜５を形成した後レジストマスクを用
いてエピタキシャル層４ａ側を覆い、エピタキシャル層
４ｂに高濃度のＮ型不純物例えばリン（Ｐ）をイオン注
入し、アニールを施してエピタキシャル層４ｂを埋込層
２に到達するＮ＋領領域する。その後全面にシリコン窒
化膜６を形成する（図（Ｃ））。

続いてレジスト７を全面に形成してこれをパターニング
し、窒化膜６を食刻する（図（Ｄ））。

この時図示したように適当母サイドエッチを行なうこと
が後のエミッタ領域の形成の上で有利である。次いで、
レジスト７および窒化膜６をマスクとしてエピタキシャ
ル層４ａ中に高濃度のホウ素（Ｂ）をイオン注入する。

次にレジストアを除去し、アニール及び酸化を行ない、
ざらに窒化膜を除去する。これによりエピタキシャル層
４ａ中に不活性ベース及びベース引出し電極となるＰ　
型層９が形成される（図（Ｅ））。なあ、Ｐ　型層９上
に形成される酸化膜８の厚さは２０００〜３０００Ａ程
度が適当である。またホウ素のイオン注入中エピタキシ
ャル＠４ｂ中にもホウ素が導入されることになるが既に
高濃度のリンが含まれているためＰ型層は形成されない
。

続いて薄い酸化膜５を介してホウ素を１〜５Ｘ１０１３
ｃｍ−２程度のドーズ量でイオン注入し、ア二−ルを行
なって浅いＰ型活性ベース１０を形成する。その後全面
をフッ酸系エツチング液に浸漬して薄い酸化膜５を除去
し、ざらにヒ素を高濃度に含む多結晶シリコン１１を写
真食刻法により開口部３ａ、３ｂに対応させて選択的に
形成する（図（Ｆ））。

次にアニールを行ない多結晶シリコン１１からの拡散に
より活性ベース１０中にＮ　型エミッタ１２を形成する
。最後にベースコンタクトホールを開口し、金属電橋１
３を形成する（図（Ｇ））。

このようにして形成された半導体装置ではベース引出し
電極が単結晶シリコンとなるため層抵抗を数十０７口と
することができ、従来の多結晶シリコンに較べて著しい
低抵抗化が可能となっている。また、エミツタ幅は工程
（Ｄ）におけるサイドエッチと工程（Ｅ）における選択
酸化によってマスク寸法よりも縮小されており、１μｍ
ルールの設計基準で０．５μｍ程度に微細化され、しか
もエミッタと不活性ベースは極めて近接しているため、
ベース抵抗は著しく低減される。

また、ベース・コレクタ接合面積は図（Ａ＞における酸
化膜の開口面積となるが、開口部の幅は、図（Ｄ）から
れかるように最小設計寸法にマスク合わせ余裕を加えた
程度となる。従って１μｍルールにおいては１．５〜２
μｍで充分であり従来技術と同等若しくはそれ以下とな
り、ベース・コレクタ間寄生容量も極めて小さくなり、
ゲート遅延時間５０ｐＳ／ＣＪａｔｅを切る超高速動作
を実現することが可能である。

以上の実施例においてはＮＰＮトランジスタを想定して
いるが、ＰＮＰトランジスタに本発明は同様に適用が可
能である。

また、実施例で説明した不純物は適宜他のものを自由に
選択することができる。

〔発明の効果〕

以上のように本発明にかかる半導体集積回路装置の製造
方法によれば、ベース引出し電極を単結晶シリコンにし
たことによるベース抵抗の減少、並びにベース・コレク
タ接合面積の減少によるベース・コレクタ間接合容量の
減少によって動作速度を著しく向上させることが可能と
なる。

また、本発明の製造方法によれば素子分離と同時にベー
ス引出し電極のパターン形成ができるため、製造工程が
簡略化され、かつ、プロセス条件に依存しやすい工程を
含んでいないので再現性・均一性に優れるという効果も
ある。

【図面の簡単な説明】

図は本発明にかかる半導体集積回路装置の製造方法の一
実施例を示す工程別断面図である。 １・・・半導体基板、２・・・拡散層、３・・・絶縁膜
、３ａ、ａｂ・・・開口、４ａ、４ｂ・・・単結晶成長
層、５・・・酸化膜、６・・・シリコン窒化膜、７・・
・レジスト、８・・・酸化膜、９．１０．１２・・・拡
散層、１１・・・ポリシリコン層、１３・・・電極配線
。 手続ネｍ正書（方式） １　事件の表示 昭和６１年　特許願　第３０８５７５号２　発明の名称 事件との関係　　特許出願人 沖電気工業株式会社 ４代理人（郵便番号１０５） （２）　　図面を別紙の通り訂正する。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型拡散領域を表面に形成した第２導電型基
   板の表面上に絶縁膜を形成し、コレクタおよびエミッタ
   形成予定領域の前記絶縁膜に開口を設ける工程と、 前記開口内およびその周囲の前記絶縁膜上に第１導電型
   単結晶半導体層を選択的に成長させる工程と、 前記第１導電型単結晶半導体層上の前記開口に対応した
   位置に前記開口の幅よりも狭い幅のイオン注入マスクを
   形成する工程と、 前記イオン注入マスクを用いて前記第１導電型単結晶半
   導体層中にベースとなる第２導電型拡散層である第１の
   領域をエミッタ形成予定領域に対応した開口部に関連し
   て形成する工程と、 前記イオン注入マスクを除去し、その直下の前記２つの
   第１の領域間に第２導電型拡散領域である第２の領域を
   形成する工程と、 前記第２の領域の表面にエミッタとなる第１導電型領域
   である第３の領域を形成する工程と、前記第１および第
   ３の領域並びに前記コレクタ形成領域の開口部に電極引
   出部を形成する工程とを備えた半導体集積回路装置の製
   造方法。 ２、イオン注入マスクを形成する工程が耐酸化性膜を全
   面に形成し、これをレジストにより選択除去するもので
   ある特許請求の範囲第１項記載の半導体集積回路装置の
   製造方法。３、選択除去が耐酸化性膜のサイドエッチを
   伴うものである特許請求の範囲第２項記載の半導体集積
   回路装置の製造方法。 ４、耐酸化性膜がシリコン窒化膜である特許請求の範囲
   第２項記載の半導体集積回路装置の製造方法。 ５、イオン注入マスクの形成に先立ってコレクタ形成領
   域の第１導電型単結晶半導体層に多量の第１導電型イオ
   ンを注入しておくことを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置の製造方法。 ６、イオン注入マスクの除去前にその周囲に酸化膜を選
   択酸化により形成する工程を含む特許請求の範囲第１項
   記載の半導体集積回路装置の製造方法。 ７、第３の領域の形成が、第１導電型不純物をドープし
   たポリシリコン層からの拡散で行われるものである特許
   請求の範囲第１項記載の半導体集積回路装置の製造方法
   。