JPS62185369A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ペース・コレクタ接合容量が小さく、ペー
ス面積が小さく、しかもペース抵抗の低減された高速パ
イポーラトランソヌタを製造できる半導体装置の製造方
法に関する。

（従来の技術） バイポーラ・トランジスタにおいて、高速化を実現する
為には、寄生容量の低減および寄生抵抗の低減が必要で
ある。

このうち、寄生容量の低減には、素子の小型化および素
子間分離に厚い酸化膜の利用などが効果的である。まだ
、寄生抵抗においては、特にペース抵抗の低減が必要で
あり、このペース抵抗の低減はエミッタ・スリット幅の
縮小、エミッタ領域−ペース電極間距離の短縮などによ
り実現できる。

従来の酸化膜分離バイポーラ・トランジスタの一般的な
形成方法とその構造は、例えば、日経エレクトロニクス
１９８１年９月２８日号（Ａ　２７４　）　１２２　＜
−ジ等において知られている。第３図は、このような公
知のバイポーラ・トランジスタの一構成例を示す断面図
である。

この第３図において、Ｐ型半導体基板１０１上に、選択
的にＮ型不純物を拡散して、ポ埋込層１０２ｆ形成する
。次に、チャンネルストッ・ｅ用のＰ＋型拡散層１０３
を形成し、その上にＮ型エピタキシャル層１０４を成長
させ、この表面上に酸化膜と窒化膜を形成する。その後
、ホトエツチングにより、酸化膜と窒化膜を部分的に開
孔して、酸化膜と窒化膜をマスクとして、その開孔部に
分離用の比較的厚い酸化膜１０５を形成した後、窒化膜
を取り除く。その後、選択的にコレクタ領域に離型拡散
層１０６を形成し、また、Ｎ型エピタキシャル層１０４
°上に選択的にペース領域となるＰ型拡散層１０７を形
成してから、このＰ型拡散層１０７によるペース領域内
に選択的にエミッタ領域となる炉型拡散層１０Ｂ’ｆｆ
形成する。その後、ペース７Ｍ、極１０９．エミッタ電
極１１０．コレクタ電極１１１を形成することにより、
第３図のような、ＮＰＮ型バイポーラ・トランジスタが
形成される。

（発明が解決しようとする問題点） 上記の従来例においては、分離用酸化１１ｆｉ　ｌ　０
５を用いることにより、ペース・コレクタ接合容量が低
減されるものの、Ｐ型拡散層１０７によるペース面積は
酸化膜１１２の・母ターン形成におけるフォ）　ＩＪソ
・グラフィ技術の最小加工寸法および合わせ精度によっ
て決まり、ＰＮ接合分離と比べて大幅な低減は難しいと
いう問題点があった。また、離型拡散層８によるエミッ
タ領域とペーヌ電填１０９の距離は、ペースとエミッタ
を電気的に分離する酸化膜１１２の幅（通常１〜３μｍ
程度）だけ＠れ、また、エミッタ・ストライプ幅もフォ
トリソ・グラフィ技術の最小加工寸法（通常２〜３μｍ
）ＶＣよって決まり、微細化することが難しいため、ベ
ース抵抗が大きくなるという問題点があった。

この発明は、前記従来技術がもっている問題点のうち、
ペース領域の面積はＰＮ接合分離と比べて大幅な低減が
国是な点と、ペース抵抗が大きくなるという点について
解決した半導体装置の製造方法を提供するものである。

（問題点を解決するだめの手段） この発明は、半導体装置の製造方法において、絶縁物に
よって囲まれたペース領域上に酸化膜を形成し、この酸
化膜上て窒化膜を形成し、エミッタ領域となる部分のみ
、窒化膜と酸化１１ｆｆｌ　ｋ除去し、開孔する。この
後、全面に多結晶シリコン膜の膜を形成し、この多結晶
／リコン膜上に敏化膜、窒化膜、酸化膜の項Ｖｃ膜を形
成し、エミッタ領域となる開孔部上の酸化膜、窒化膜、
欲化膜、多結晶／リコン膜を残すように上記４層膜をエ
ツチングする。　このとき、エミッタ領域となる開孔部
の幅より、上記・１層膜の幅を大きく形成する。その後
上記４層膜をマスクに、４層膜下以外の窒化膜をエツチ
ングする。その後、全面に窒化膜を形成し、反応性イオ
ン・エツチングにより、この窒化膜を除去し、その後、
上記４層膜の上部の酸化膜および々−ス領域上の酸化膜
を除去する。次に、窒化膜をマスクとして、選択的にペ
ース領域上の多結晶シリコン膜の一部を酸化した後、マ
スクに使用した窒化膜下の酸化膜を多結晶シリコン膜が
露出しない程度にエツチングする。次に、全面に多結晶
シリコン膜を形成し、エミッタ領域となる多結晶シリコ
ン膜上の窒化膜の一部が露出し、かつペース領域上の多
結晶シリコン膜が残るように、多結晶シリコン膜をエツ
チングする。次に、エミッタ領域となる多結晶シリコン
膜上の窒化膜、酸化膜をマスクとして、選択的にペース
領域と同一導電型の不純物をペース領域上の多結晶シリ
コン膜に導入する。

次にエミッタ領域となる多結晶シリコン膜上の窒化膜を
マスクとして、ペース領域上の多結晶シリコン膜の１部
を選択的に酸化し、同時に、外部ペース領域を形成する
。次にエミッタ領域となる多結晶シリコン膜側壁の窒化
膜を残し、かつ、多結晶シリコン膜上部が露出するまで
窒化膜と酸化膜をエツチングする。次に外部ペース領域
上の多結晶シリコン膜上の酸化膜をマスクとして、ペー
ス領域と反対導電型の不純物を選択的にエミッタ領域と
なる多結晶シリコン膜中に導入し、ベース領域中にエミ
ッタを形成する。

（作用） 上記製造方法により、エミッタ領域の多結晶シリコン膜
側壁部の酸化膜厚によりエミッタ・ベース間距離の分離
幅を制御することができる。

（実施例） 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図ｆ＆）ないし第１図（
ｎｌはその一実施例の工程説明図である。

まず、第１図（ａｌにおいて、Ｐ型半導体基板ｌ上に耐
埋込層２およびチャンネルストラミｅ用Ｐ＋拡散層３を
形成し、その上にＮ型エピタキシャル層４および分離用
酸化膜５を形成してから、コレクタ領域となる耐拡散層
６ｔ−形成して、第１図（ａｌに示すような構造になる
までの工程は、従来と全く同じである。次に、第１図（
ｂｌに示すように、公知のフォトリソ技術により、ペー
ス領域８の形成以外をレジスト・パターン７でおおい、
このレノスト・ノｅターン７をマスクにＮ型エピタキシ
ャル層４中にＰ型不純物をイオン注入して、ペース領域
８に形成する。次に第１図（ｃ＋に示すように、レジス
ト・・ぐターン７２１！−除去して分離用酸化膜５およ
びペース領域８、およびコレクタ領域となるＮ＋拡散層
６を含む全面に約５００Ｘ〜１５００Ｘ程度の酸化膜９
を形成し、この酸化膜９上に約５００Ｘ〜２０００Ｘ程
度の窒化膜ＪＯを形成する。次に公知のフォ）　ＩＪソ
４ｆｆｌより、エミッタ領域およびコレクタ領域となる
部分の窒化膜と酸化膜を除去して、開孔部１ノを形成す
る。次に第１図（ｄｌに示すように、開孔部１）および
窒化膜ｌＯを含む全面に約１０００　Ｘ〜３０００λ程
度の多結晶シリコン膜１２を形成し、この多結晶シリコ
ン膜１２上に、公知のＣＶＤ法により約５００Ｘ−１５
００Ｘ程度の酸化膜１３を形成し、この酸化膜１３上に
約５００ｘ〜２０００　Ｘ程度の窒化膜１４を形成し、
この窒化膜１４上に、公知のＣＶＤ法により約５００Ｘ
〜１５００　Ｘ程度の酸化膜１５を形成する。次に第１
図（ｅｌに示すように、公知のフォトリソ技術により、
エミッタ領域およびコレクタ領域となる開孔部ＩＪ上に
、レノスト・・ぐターン１６を形成する。次に、このレ
ジスト・パターン１６をマスクとして、エミッタ領域お
よびコレクタ領域となる部分以外の酸化膜１５、窒化膜
１４．酸化膜１３、多結晶シリコン膜１２、窒化膜１０
をエツチングする。また、レノスト・・ぞターン１６は
、第２図に示すように、開孔部ｌｌよりも大きく形成す
る。次に第１図（ｆ）に示すように、レジスト・／ｌタ
ーン１６′！ｆ−除去し、酸化膜９゜窒化膜１０、多結
晶シリコン膜１２、酸化膜１３、窒化膜１４、酸化膜１
５を含む全面に、約５００Ｘ〜２０００　Ｘ程度の窒化
膜１７を形成する。次に第１図（ｇｌに示すように、反
応性イオン・エツチングにより窒化膜１７をエツチング
する。この時垂直方向の窒化膜１７は、サイドウオール
１７ａ、１７ｂとして残る。次に第１図（ｈｌに示すよ
うに、酸化膜９および酸化膜１５を除去する。この際前
記サイドウオール１７ｂはリフトオフされる。次に第１
図（ｉ）に示すように、窒化膜１４および窒化膜１７を
マスクとして、選択的に多結晶シリコン膜１２およびベ
ース領域８の露出したシリコン表面および分離用酸化膜
５を約５００Ｘ〜３０００　Ｘ程度酸化し、酸化膜Ｊ８
を形成する。次に第１図（ｊｌに示すように、窒化膜１
４および窒化膜１２をマスクとして、酸化膜１８をエツ
チングする。このとき、窒化膜Ｊ２下の酸化膜１８ａは
、多結晶シリコン膜１２が露出しない程度に残すように
する。その後、窒化膜１４、窒化膜１７、酸化膜１８、
ペース領域８、分離用酸化膜５を含む全面に約２０００
Ｘ〜４０００　Ｘ程度の多結晶シリコン膜Ｊ９を形成す
る。その後、この多結晶シリコン膜１９の全面にレジス
ト２０を塗布する。次に第１図（ｋｌに示すように、レ
ジスト２０と多結晶シリコン膜１９を含む全面を、窒化
膜１４が露出する程度までエッチ・パックする。

その後、エミッタ・コンタクトとなる多結晶シリコン膜
１２の両側に多結晶シリコン膜１９を残存させるべく公
知のフォトリソ技術によりエツチングする。ペース電極
の引き出し口となる部分の多結晶シリコン膜１９を２１
として符号を変えである。

次に第１図（ｌ）に示すように、窒化膜１４および酸化
膜１３をマスクとして、選択的に多結晶シリコン膜２］
にＰ型不純物をイオン注入する。その後、全面１［化す
ることにより、外部ベース領域となる吋拡散層２３を形
成する。第１図（ｍｊに示すように、窒化膜１４および
窒化膜１７を酸化膜１３が露出するまでエツチングし、
その後、酸化膜Ｊ３を多結晶シリコン膜１２が露出する
までエツチングする。その後、酸化膜２２をマスクとし
て選択的に、多結晶シリコン膜１２にＮ型不純物をイオ
ン注入し、アニールを行いエミッタおよびコレクタ領域
とコンタクトをとるためのＮ＋拡散層２４を形成する。

次に第１図（ｎｌに示すように、ベース電極の引き出し
口となる多結晶シリコン膜２１上の酸化膜２２に、ペー
ス電極とコンタクトをとるための開孔部２５を、公知の
フォトリソ技術により開孔する。その後、ペース電極２
６、エミッタ電極２２、コレクタ電極２８を形成する。

（発明の効果） 以上詳細に説明したように、この発明によれば、エミッ
タとベースと電気的に分離する分離幅は、エミッタ領域
の多結晶シリコン膜側壁部の酸化膜厚で制御できるよう
にしたので、この分離幅を０．２〜０゜７μｍと非常に
短くでき、外部ベース抵抗が低減できる。また、エミッ
タ　ヌリノト幅も同様にエミッタ領域の多結晶シリコン
膜側壁部の酸化により容易に細く形成できるため、真性
ベース抵抗が低減でき、またエミッターペース接合容量
も低減できる。

エミッタ領域とペース電極間距離の短縮およびエミッタ
・スリット幅を細く形成できる為、ペース面積が縮小さ
れコレクターペース接合容量が低減できる。さらにペー
ス電極を活性領域から離れた厚い酸化膜上に形成する為
に、外部ペース領域、つまりペース面積が縮小され、コ
レクターペース接合容量が低減できる。

このように、本発明は、ペース面積を縮小してコレクタ
ーペース接合容量を低減し、エミッタとペースを電気的
て分離する分離幅を短縮し、かつ、エミッタ・スリット
幅を細く形成できるため、ペース抵抗を低減した優れた
高速バイポーラ・トランジスタを実現できるものである
。

【図面の簡単な説明】

第１図（ａｌｌいし第１図（ｎｌはこの発明の半導体装
置の製造方法の一実施例の工程説明図、第２図は本発明
のエミッタ領域部分となる開孔部上の平面図、第３図は
従来の酸化膜分離をしたバイポーラ・トランジスタの構
成を示す断面図である。 〕・・Ｐ型半導体基板、２・・・晒埋込層、３・・・虻
拡散層、４・・Ｎ型エピタキシャル層、５・・・分；惟
用酸化膜、６・・・１拡散層、　７・・・レノスト・ぐ
ターン、８・・・ペース領域、９・・・酸化膜、１０・
・・窒化膜、１ノ・・開孔部、１２・・・多結晶シリコ
ン膜、Ｊ３・・・酸化膜、１４・・・窒化膜、１５・・
・酸化膜、１６・・・レジスト・母ターン、１７・・・
窒化膜、１８・・・酸化、漢、１９・・・多結晶シリコ
ン膜、２ｏ・・・レノスト、２ノ・・・多結晶シリコン
膜、２２・・・酸化膜、２３・・・Ｐ＋拡散層、２４・
・・虻拡散層、２５・・・開孔部、２６・・・ベース電
極、２７・・・エミッタ１甑、２８・・コレクタ電極。 特許出願人　　沖電気工業株式会社 代　　理　人　　　　鈴　　木　　敏　　明　■ハ５、
　Ｈ４，、−：、７ 第１図 １ミ１１，７今貝成暑脣分と助ｒＡＪＬ邪よ、＝）眞ｌ
ム第２図

Claims (1)

1. 【特許請求の範囲】 （ａ）第１絶縁物によって囲まれた第１導電型半導体領
   域上に、第１酸化膜を形成し、前記第１酸化膜上に第１
   窒化膜を形成する工程と、 （ｂ）前記、第１窒化膜および第１酸化膜のすくなくと
   も１部をエッチングして、第１導電型半導体領域上に穴
   を開孔する工程と、 （ｃ）前記、開孔部および第１窒化膜を含む全面に、第
   １多結晶シリコン膜を形成し、この第１多結晶上に第２
   酸化膜を形成し、この第２酸化膜上に第２窒化膜を形成
   し、この第２窒化膜上に第３酸化膜を形成する工程と、 （ｄ）前記、開孔部上の第３酸化膜および第２窒化膜お
   よび第２酸化膜および第１多結晶シリコン膜を残すよう
   に第３酸化膜および第３窒化膜および第２酸化膜および
   第１多結晶シリコン膜をエッチングし、かつ、第３酸化
   膜および第２窒化膜および第２酸化膜および第１多結晶
   シリコン膜の幅は、開孔部の幅より大きく形成する工程
   と、 （ｅ）前記、第３酸化膜および第２窒化膜および第２酸
   化膜および第１多結晶シリコン膜をマスクに、第１窒化
   膜をエッチングする工程と、 （ｆ）前記、第３酸化膜および第２窒化膜および第２酸
   化膜および第１多結晶シリコン膜および第１窒化膜およ
   び第１酸化膜を含む全面に第３窒化膜を形成する工程と
   、 （ｇ）前記、第３酸化膜および第１酸化膜が露出し、か
   つ第２窒化膜側壁および第２酸化膜側壁および第１多結
   晶シリコン膜側壁および第１窒化膜側壁に第３窒化膜が
   残るように、第３窒化膜をエッチングする工程と、 （ｈ）前記、第１酸化膜を除去する工程と、 （ｉ）前記、第１窒化膜および第２窒化膜および第３窒
   化膜をマスクとして、第１多結晶シリコン膜の１部およ
   び第１導電型半導体領域上を含む全面を酸化し、第１酸
   化膜を形成する工程と、 （ｊ）前記、第１窒化膜および第３窒化膜下および第１
   多結晶シリコン膜側壁の第４酸化膜を、第１多結晶シリ
   コン膜が露出しない程度に残し、第１導電型半導体領域
   上の第４酸化膜を除去する工程と、 （ｋ）前記、第１窒化膜および第２窒化膜および第３窒
   化膜および第４酸化膜および第１導電型半導体領域を含
   む全面に第２多結晶シリコン膜を形成する工程と、 （ｌ）前記、第２多結晶シリコン膜を、第２窒化膜およ
   び第３窒化膜の１部が露出し、かつ第１導電型半導体領
   域上の第２多結晶シリコン膜を残すようにエッチングす
   る工程と、（ｍ）前記、第２窒化膜および第３窒化膜お
   よび第３酸化膜をマスクとして、選択的に第１導電型半
   導体領域上の第２多結晶シリコン膜中に第１導電型半導
   体領域と同一導電型の不純物をドープする工程と、 （ｎ）前記、第１導電型半導体領域と同一導電型の不純
   物をドープした第２多結晶シリコン膜から、第１導電型
   半導体領域中に、第２導電層を形成し、かつ第２多結晶
   シリコン膜上に第５酸化膜を形成する工程と、 （ｏ）前記、第１多結晶シリコン膜上の第２窒化膜およ
   び第３酸化膜を、第１多結晶シリコン膜の１部が露出す
   るまでエッチングする工程と、 （ｐ）前記、第５酸化膜をマスクとして選択的に、第１
   多結晶シリコン膜中に、第１導電型半導体領域と異なる
   導電型の不純物をドープする工程と、 （ｑ）前記、第１導電型半導体領域と異なる導電型の不
   純物をドープした第１多結晶シリコン膜から、第１導電
   型半導体領域中に、第３導電層を形成する工程と、 よりなる半導体装置の製造方法。