JPH0360128A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0360128A JPH0360128A JP19410889A JP19410889A JPH0360128A JP H0360128 A JPH0360128 A JP H0360128A JP 19410889 A JP19410889 A JP 19410889A JP 19410889 A JP19410889 A JP 19410889A JP H0360128 A JPH0360128 A JP H0360128A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体装置に関し、とくに高速なバイポーラ集
積回路に関する。
積回路に関する。
従来のバイポーラ・トランジスタは例えばリチャード・
ニス・ミュラー、セオドル・アイ・カミンス著、デバイ
スエレクトロニクスフォーインチグレイティドサーキッ
ト、（ジョン・ウィリー・サンズ出版、１９７７年）第
２０７ページから第２０８ページ（Ｒｉｃｈａｒｄ Ｓ
、Ｍｕｌｌｅｒ ａｎｄ Ｔｈｅａｄｏｒｅ １．Ｋａ
ｍｉｎｓ、 Ｄｅｖｉｃｅ Ｅｌｅｃｔｒｏｎｉｃｓ
ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ、
Ｊｏｈｎ Ｗｉｌｅｙ ＆ ５ｏｎｓ、 Ｉｎｃ、、
１９７７、 ｐｐ、２０７−２０８）に示されているよ
うに、第２図の断面構造をしている。 ［発明が解決しようとする問題点］ 以下簡単に第２図の製造方法を記し、あわせて各領域の
説明を行なう。 低濃度Ｐ型車結晶Ｓｉ基板１に通常のリソグラフィー技
術および不純物添加法を用いて選択的に高濃度Ｎ型層２
を形成する。その後、低濃度Ｎ型エピタキシャル層４を
成長する。トランジスタを距離するため、Ｐ型Ｍ１２を
表面から形成した後、Ｐ型のベース層５、Ｎ型のエミッ
タ層６．Ｎ型のコレクタ・コンタクト層１７を通常のリ
ソグラフイーおよび不純物添加法により形成する。 この後、通常の方法によりエミッタ電極１５、ベース電
極１４．コレクタ電極１６を形成する。 第２図に示した従来構造では、その製造方法から高濃度
Ｎ型埋込層２がエミッタ直下で最も基板表面に近く、ほ
ぼ平坦な構造を取っている。 一般にトランジスタの電流利得は周波数とともに低下す
るが、トランジスタが増幅を行なわなくなる周波数（電
流利得が１となる周波数）を特に遮断周波数ｆＴと呼ぶ
。この遮断周波数はトランジスタの高周波特性をあられ
し、トランジスタに蓄積された電荷量Ｑをコレクタ電流
Ｉｃで引き抜く時間τの逆数で与えられる。 ｆＴ ＝ １／（２πτ） ・・・・・・
・・・（１）τ ＝ Ｑ／Ｉｃ ・
・・・・・・・・（２）従って、高周波特性を向上する
には蓄積される電荷量Ｑを減らすとともに、コレクタ電
流Ｉｃを大きくすることが重要である。これまでトラン
ジスタを高速化する手段としてはできるだけ無駄な領域
を削除し、電荷の蓄積量を減らす方法が取られてきた。 その例として特開昭５６−１５５６号公報記載の構造が
挙げられる。 本発明はトランジスタの高周波特性を向上させるため、
蓄積電荷量を増加させることなくコレクタ電流を増大さ
せた構造を提供する。
ニス・ミュラー、セオドル・アイ・カミンス著、デバイ
スエレクトロニクスフォーインチグレイティドサーキッ
ト、（ジョン・ウィリー・サンズ出版、１９７７年）第
２０７ページから第２０８ページ（Ｒｉｃｈａｒｄ Ｓ
、Ｍｕｌｌｅｒ ａｎｄ Ｔｈｅａｄｏｒｅ １．Ｋａ
ｍｉｎｓ、 Ｄｅｖｉｃｅ Ｅｌｅｃｔｒｏｎｉｃｓ
ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ、
Ｊｏｈｎ Ｗｉｌｅｙ ＆ ５ｏｎｓ、 Ｉｎｃ、、
１９７７、 ｐｐ、２０７−２０８）に示されているよ
うに、第２図の断面構造をしている。 ［発明が解決しようとする問題点］ 以下簡単に第２図の製造方法を記し、あわせて各領域の
説明を行なう。 低濃度Ｐ型車結晶Ｓｉ基板１に通常のリソグラフィー技
術および不純物添加法を用いて選択的に高濃度Ｎ型層２
を形成する。その後、低濃度Ｎ型エピタキシャル層４を
成長する。トランジスタを距離するため、Ｐ型Ｍ１２を
表面から形成した後、Ｐ型のベース層５、Ｎ型のエミッ
タ層６．Ｎ型のコレクタ・コンタクト層１７を通常のリ
ソグラフイーおよび不純物添加法により形成する。 この後、通常の方法によりエミッタ電極１５、ベース電
極１４．コレクタ電極１６を形成する。 第２図に示した従来構造では、その製造方法から高濃度
Ｎ型埋込層２がエミッタ直下で最も基板表面に近く、ほ
ぼ平坦な構造を取っている。 一般にトランジスタの電流利得は周波数とともに低下す
るが、トランジスタが増幅を行なわなくなる周波数（電
流利得が１となる周波数）を特に遮断周波数ｆＴと呼ぶ
。この遮断周波数はトランジスタの高周波特性をあられ
し、トランジスタに蓄積された電荷量Ｑをコレクタ電流
Ｉｃで引き抜く時間τの逆数で与えられる。 ｆＴ ＝ １／（２πτ） ・・・・・・
・・・（１）τ ＝ Ｑ／Ｉｃ ・
・・・・・・・・（２）従って、高周波特性を向上する
には蓄積される電荷量Ｑを減らすとともに、コレクタ電
流Ｉｃを大きくすることが重要である。これまでトラン
ジスタを高速化する手段としてはできるだけ無駄な領域
を削除し、電荷の蓄積量を減らす方法が取られてきた。 その例として特開昭５６−１５５６号公報記載の構造が
挙げられる。 本発明はトランジスタの高周波特性を向上させるため、
蓄積電荷量を増加させることなくコレクタ電流を増大さ
せた構造を提供する。
本発明は、第工導電型の半導体基板中に設けられ、基板
表面側から基板内部に向かって順次設けられた、第２導
電型の第１領域、第１導電型の第２領域、低濃度不純物
を含む第２！ｆ電型の第３領域、高濃度不純物を含む第
２導電型の第４領域を有する半導体装置において、第１
領域と第２領域との境界面１．第２領域と第３領域との
境界面２、第３領域と第４領域との境界面３が、それぞ
れ、ほぼ一定の曲率を有し、境界面２が境界面１とほぼ
等距離にあり、境界面３が境界面２とほぼ等距離にある
ようにしたものである。
表面側から基板内部に向かって順次設けられた、第２導
電型の第１領域、第１導電型の第２領域、低濃度不純物
を含む第２！ｆ電型の第３領域、高濃度不純物を含む第
２導電型の第４領域を有する半導体装置において、第１
領域と第２領域との境界面１．第２領域と第３領域との
境界面２、第３領域と第４領域との境界面３が、それぞ
れ、ほぼ一定の曲率を有し、境界面２が境界面１とほぼ
等距離にあり、境界面３が境界面２とほぼ等距離にある
ようにしたものである。
トランジスタのコレクタ電流はエミッタから注入された
電子がコレクタに集めらる時の拡散により決められる。 この拡散電流は電子が−様になろうとして拡がることに
より流れる。従って、電子の拡がる先が大きければ大き
い程、拡散電流が大きくなる。 第３図は理想化されたトランジスタの構造を示したもの
で（ａ）は一方向にＮＰＮ不純物分布をとり他の二方向
で−様な構造、（ｂ）は円筒状にＮＰＮ不純物分布をと
り他の一方向は−様な構造、（ｃ）は球状にＮＰＮ不純
物分布をとる構造である。これらをｄ次元構造と呼び、
（ａ）はｄ＝１、（ｂ）はｄ＝２、（ｃ）はｄ＝３に対
応させる。 第４図、第Ｓ図に、これら理想化された構造をもとに、
計算機を用いて数値計算した結果を示す。 第４図は電流利得、第５図は遮断周波数を示す。 これらの図に示されるように、ｄが大きくなる程、電流
利得、遮断周波数は大きくなる。簡単な解析によるなら
電流利得は、 で与えられる。ここにＸＢ、ＸＥはベース層およびエミ
ツタ層の厚さである。また、ｄ＝１とｄ＝３での時定数
τはおおよそ次で与えられる。 τ（ｄ＝３）／τ（ｄ＝１）〜 （ＸＢ／（３・ＸＥ）＋１）／（ＸＢ／ＸＥ＋１）
・・・・・・・・・（４）第６図は上の関数をプロッ
トしたもので、ＸＢ／ＸＥが１以上あれば約２倍の高速
性が得られる。 さらに式（４）からＸＢ／ＸＥの非常に大きな極限では
時定数は１／３になり、３倍の高速化が可能である。 これら次元ｄに伴ってトランジスタの特性が向上するの
は、先に述べた様に、コレクタ電流が増大し、電荷の蓄
積が殆ど変わらないためである。 これらの解析により、エミッタから注入された電子をで
きる限り拡がるような構造をとれば、トランジスタの特
性が向上することが判明した。
電子がコレクタに集めらる時の拡散により決められる。 この拡散電流は電子が−様になろうとして拡がることに
より流れる。従って、電子の拡がる先が大きければ大き
い程、拡散電流が大きくなる。 第３図は理想化されたトランジスタの構造を示したもの
で（ａ）は一方向にＮＰＮ不純物分布をとり他の二方向
で−様な構造、（ｂ）は円筒状にＮＰＮ不純物分布をと
り他の一方向は−様な構造、（ｃ）は球状にＮＰＮ不純
物分布をとる構造である。これらをｄ次元構造と呼び、
（ａ）はｄ＝１、（ｂ）はｄ＝２、（ｃ）はｄ＝３に対
応させる。 第４図、第Ｓ図に、これら理想化された構造をもとに、
計算機を用いて数値計算した結果を示す。 第４図は電流利得、第５図は遮断周波数を示す。 これらの図に示されるように、ｄが大きくなる程、電流
利得、遮断周波数は大きくなる。簡単な解析によるなら
電流利得は、 で与えられる。ここにＸＢ、ＸＥはベース層およびエミ
ツタ層の厚さである。また、ｄ＝１とｄ＝３での時定数
τはおおよそ次で与えられる。 τ（ｄ＝３）／τ（ｄ＝１）〜 （ＸＢ／（３・ＸＥ）＋１）／（ＸＢ／ＸＥ＋１）
・・・・・・・・・（４）第６図は上の関数をプロッ
トしたもので、ＸＢ／ＸＥが１以上あれば約２倍の高速
性が得られる。 さらに式（４）からＸＢ／ＸＥの非常に大きな極限では
時定数は１／３になり、３倍の高速化が可能である。 これら次元ｄに伴ってトランジスタの特性が向上するの
は、先に述べた様に、コレクタ電流が増大し、電荷の蓄
積が殆ど変わらないためである。 これらの解析により、エミッタから注入された電子をで
きる限り拡がるような構造をとれば、トランジスタの特
性が向上することが判明した。
【実施例１
第１図はこの考えにもとづいた実施例である。
第１図では第２図でのエミッタ部６周辺のみ示しており
、他の領域は従来と同じ構造であるため省略している。 低濃度Ｐ型基板１の上に高濃度Ｎ型層２を形成し、エピ
タキシャル層を成長する。この後、シリコン酸化膜８を
形成し、上からのイオン打ち込みにより、高濃度Ｎ型層
３を形成する６多結晶シリコン９を形成し、多結晶シリ
コンからの不純物拡散により高濃度Ｐ型層７を形成する
。この後、シリコン酸化膜１０および多結晶シリコン層
１１を形成し、多結晶シリコンからの拡散によりベース
層５およびエミツタ層６を形成する。エミツタ層６から
ほぼ等距離にベース層５および高濃度Ｎ型層３が存在す
ることが特徴である。 以下、第１図の実施例の製造工程について第７図をもと
に詳しく述べる。 第７図（ａ）： 低濃度Ｐ型基板１の表面に通常の方法で高濃度Ｎ型層２
を形成する。本実施例では抵抗率３０ΩｃｍのＰ型基板
を用い、ｓｂのイオン打ち込みおよび拡散によりシート
抵抗４０Ω／口のＮ型層を形成した。また、通常のリソ
グラフィー技術によりホトレジストをマスクにイオン打
ち込みし、第２図のように基板１の表面の一部のみＮ型
層２を形成した。ｓｂのイオン打ち込み条件はエネルギ
１００ｋａＶ、打ち込み量２ Ｘｌ０１ｓ／ａｍ”、拡
散条件は窒素雰囲気中で１１７５℃６０分であった。そ
の後、エピタキシャル層４を基板全面に成長させる。本
実施例では０．５ΩｃｏのＮ型層を１μｍ成長させた。 第７図（ｂ）： 基板表面を酸化し、薄いシリコン酸化膜１８を全面に形
成し、シリコン窒化膜１９をデポジッションする。本実
施例では５０ｎ鳳のシリコン酸化膜１８と１２０ｎｍの
シリコ〉′窒化膜１９を形成した。通常のリソグラフィ
ー技術を用いシリコン窒化膜１９をパターニングする。 この後、シリコン窒化膜１９をマスクに基板表面を酸化
し、シリコン酸化ｇ８を形成する。本実施例ではシリコ
ン酸化膜８の厚さは３００ｎ鵬であった・ 第７図（Ｃ）： シリコン窒化膜１９を除去した後、全面にシリコン窒化
膜２２およびシリコン酸化膜２０をデポジッションする
。本実施例では１２０ｎ朧のシリコン窒化膜２２と７０
０ｎｉｉのシリコン酸化膜をデポジッションした。 ホトレジスト２１をマスクにシリコン酸化膜２ｏを等方
性エツチングする。このとき、ホトレジストのパターニ
ングではできる限り小さな穴を形成し、シリコン酸化膜
２０に半球状の穴をつくる。本実施例では０．３μ、Ｘ
ｏ、３μ■の平面パターンを用い、フッ酸によりシリコ
ン酸化膜２０を６００ｎｍウェットエツチングした。 第７図（ｄ）： ホトレジスト２１を除去した後、シリコン酸化膜２０を
マスクにリンをイオン打ち込みする。このとき、シリコ
ン酸化膜２０の形状が不純物分布としてエピタキシャル
層４に転写される。この結果、パターンの中央部で深く
、周辺で浅いＮ型層３が形成される。本実施例では、エ
ネルギ５００ｋｅＶ 、打ち込み量１×１０１４／ｃｌ
ｌ″のリン・イオン打ち込みを行なった。 第７図（ｅ）： シリコン酸化膜２０、シリコン窒化膜２２およびシリコ
ン酸化膜１８を除去した後、全面に多結晶シリコン９を
デポジッションする。この後、全面にボロンをイオン打
ち込みし、多結晶シリコン９をＰ型の低抵抗層にする。 本実施例では２００ｎｍの多結晶シリコンをデポジット
し、エネルギ５０ｋａＶ、打ち込み量５ Ｘｌ０１′／
ｃ＋＊”のボロン・イオン打ち込みを行なった。さらに
、シリコン酸化膜ｌＯをデポジッションする。この後、
熱処理により多結晶シリコン９からボロンを拡散させ、
Ｐ型層７を形成する。本実施例では９５０℃、３０分の
熱処理を行なった・ リソグラフィー技術によりトランジスタの中央部のみシ
リコン酸化膜１０および多結晶シリコン９、単結晶シリ
コン４を垂直に異方性エツチングする。 本実施例では３００ｒｖのシリコン酸化膜１０をデポジ
ッションし、単結晶シリコン基板４を１５０ｎｍエツチ
ングした。 第７図（ｆ）： シリコン酸化膜２３を全面にデポジッションし、異方性
エツチングにより側壁のみシリコン酸化膜２３を残す。 この後、多結晶シリコン１１をデポジッションする。本
実施例では２００ｎ−のシリコン酸化膜２３および２０
０ｎｍの多結晶シリコン１１を用いた。 この後、上記多結晶シリコン１１にボロンイオンを打ち
込み、この多結晶シリコン１１からボロンを拡散させて
ベース層５を形成する。 さらに上記多結晶シリコン１１に砒素イオン打ち込み、
同様に多結晶シリコン１１から砒素を拡散させてエミツ
タ層６を形成する。 本実施例では、エネルギ３０ｋｅＶ、打ち込み量２Ｘ
１０”／ ｃｍ”のボロン・イオン打ち込みを行なった
後、９５０℃２０分の熱処理を行ない、エネルギ８０ｋ
ｅＶ、打ち込み量２ Ｘ １０” ／ ｃｍ”の砒素イ
オン打ち込みを行ない、９５０℃２０分の熱処理を行な
った。 この後、多結晶シリコン１１をパターニングすることに
より第１図の構造が形成される。 第８図はトランジスタ全体の断面図を示したもので隣接
するトランジスタのコレクタを距離するため絶縁物で埋
め込まれた深溝２４を用いている。 １４．１５．１６はそれぞれベース、エミッタ、コレク
タの配線金属である。 他の実施例を第９図に示す。この構造ではエミッタＮ６
を単結晶シリコンの島の角に形成し、コレクタをシリコ
ン島の中央２６から取り出している。 この構造ではコレクタおよびその取り出し部を小さくす
ることができ、約２倍の高集積化を図ることができる。 【発明の効果】 本発明によるならば、バイポーラトランジスタの電流利
得および遮断周波数は従来に比べ２〜３倍向上する。こ
れにより、同トランジスタを用いた、集積回路は１．５
〜２倍の高速性を示し、大型計算機等の高速化を図るこ
とができる。
、他の領域は従来と同じ構造であるため省略している。 低濃度Ｐ型基板１の上に高濃度Ｎ型層２を形成し、エピ
タキシャル層を成長する。この後、シリコン酸化膜８を
形成し、上からのイオン打ち込みにより、高濃度Ｎ型層
３を形成する６多結晶シリコン９を形成し、多結晶シリ
コンからの不純物拡散により高濃度Ｐ型層７を形成する
。この後、シリコン酸化膜１０および多結晶シリコン層
１１を形成し、多結晶シリコンからの拡散によりベース
層５およびエミツタ層６を形成する。エミツタ層６から
ほぼ等距離にベース層５および高濃度Ｎ型層３が存在す
ることが特徴である。 以下、第１図の実施例の製造工程について第７図をもと
に詳しく述べる。 第７図（ａ）： 低濃度Ｐ型基板１の表面に通常の方法で高濃度Ｎ型層２
を形成する。本実施例では抵抗率３０ΩｃｍのＰ型基板
を用い、ｓｂのイオン打ち込みおよび拡散によりシート
抵抗４０Ω／口のＮ型層を形成した。また、通常のリソ
グラフィー技術によりホトレジストをマスクにイオン打
ち込みし、第２図のように基板１の表面の一部のみＮ型
層２を形成した。ｓｂのイオン打ち込み条件はエネルギ
１００ｋａＶ、打ち込み量２ Ｘｌ０１ｓ／ａｍ”、拡
散条件は窒素雰囲気中で１１７５℃６０分であった。そ
の後、エピタキシャル層４を基板全面に成長させる。本
実施例では０．５ΩｃｏのＮ型層を１μｍ成長させた。 第７図（ｂ）： 基板表面を酸化し、薄いシリコン酸化膜１８を全面に形
成し、シリコン窒化膜１９をデポジッションする。本実
施例では５０ｎ鳳のシリコン酸化膜１８と１２０ｎｍの
シリコ〉′窒化膜１９を形成した。通常のリソグラフィ
ー技術を用いシリコン窒化膜１９をパターニングする。 この後、シリコン窒化膜１９をマスクに基板表面を酸化
し、シリコン酸化ｇ８を形成する。本実施例ではシリコ
ン酸化膜８の厚さは３００ｎ鵬であった・ 第７図（Ｃ）： シリコン窒化膜１９を除去した後、全面にシリコン窒化
膜２２およびシリコン酸化膜２０をデポジッションする
。本実施例では１２０ｎ朧のシリコン窒化膜２２と７０
０ｎｉｉのシリコン酸化膜をデポジッションした。 ホトレジスト２１をマスクにシリコン酸化膜２ｏを等方
性エツチングする。このとき、ホトレジストのパターニ
ングではできる限り小さな穴を形成し、シリコン酸化膜
２０に半球状の穴をつくる。本実施例では０．３μ、Ｘ
ｏ、３μ■の平面パターンを用い、フッ酸によりシリコ
ン酸化膜２０を６００ｎｍウェットエツチングした。 第７図（ｄ）： ホトレジスト２１を除去した後、シリコン酸化膜２０を
マスクにリンをイオン打ち込みする。このとき、シリコ
ン酸化膜２０の形状が不純物分布としてエピタキシャル
層４に転写される。この結果、パターンの中央部で深く
、周辺で浅いＮ型層３が形成される。本実施例では、エ
ネルギ５００ｋｅＶ 、打ち込み量１×１０１４／ｃｌ
ｌ″のリン・イオン打ち込みを行なった。 第７図（ｅ）： シリコン酸化膜２０、シリコン窒化膜２２およびシリコ
ン酸化膜１８を除去した後、全面に多結晶シリコン９を
デポジッションする。この後、全面にボロンをイオン打
ち込みし、多結晶シリコン９をＰ型の低抵抗層にする。 本実施例では２００ｎｍの多結晶シリコンをデポジット
し、エネルギ５０ｋａＶ、打ち込み量５ Ｘｌ０１′／
ｃ＋＊”のボロン・イオン打ち込みを行なった。さらに
、シリコン酸化膜ｌＯをデポジッションする。この後、
熱処理により多結晶シリコン９からボロンを拡散させ、
Ｐ型層７を形成する。本実施例では９５０℃、３０分の
熱処理を行なった・ リソグラフィー技術によりトランジスタの中央部のみシ
リコン酸化膜１０および多結晶シリコン９、単結晶シリ
コン４を垂直に異方性エツチングする。 本実施例では３００ｒｖのシリコン酸化膜１０をデポジ
ッションし、単結晶シリコン基板４を１５０ｎｍエツチ
ングした。 第７図（ｆ）： シリコン酸化膜２３を全面にデポジッションし、異方性
エツチングにより側壁のみシリコン酸化膜２３を残す。 この後、多結晶シリコン１１をデポジッションする。本
実施例では２００ｎ−のシリコン酸化膜２３および２０
０ｎｍの多結晶シリコン１１を用いた。 この後、上記多結晶シリコン１１にボロンイオンを打ち
込み、この多結晶シリコン１１からボロンを拡散させて
ベース層５を形成する。 さらに上記多結晶シリコン１１に砒素イオン打ち込み、
同様に多結晶シリコン１１から砒素を拡散させてエミツ
タ層６を形成する。 本実施例では、エネルギ３０ｋｅＶ、打ち込み量２Ｘ
１０”／ ｃｍ”のボロン・イオン打ち込みを行なった
後、９５０℃２０分の熱処理を行ない、エネルギ８０ｋ
ｅＶ、打ち込み量２ Ｘ １０” ／ ｃｍ”の砒素イ
オン打ち込みを行ない、９５０℃２０分の熱処理を行な
った。 この後、多結晶シリコン１１をパターニングすることに
より第１図の構造が形成される。 第８図はトランジスタ全体の断面図を示したもので隣接
するトランジスタのコレクタを距離するため絶縁物で埋
め込まれた深溝２４を用いている。 １４．１５．１６はそれぞれベース、エミッタ、コレク
タの配線金属である。 他の実施例を第９図に示す。この構造ではエミッタＮ６
を単結晶シリコンの島の角に形成し、コレクタをシリコ
ン島の中央２６から取り出している。 この構造ではコレクタおよびその取り出し部を小さくす
ることができ、約２倍の高集積化を図ることができる。 【発明の効果】 本発明によるならば、バイポーラトランジスタの電流利
得および遮断周波数は従来に比べ２〜３倍向上する。こ
れにより、同トランジスタを用いた、集積回路は１．５
〜２倍の高速性を示し、大型計算機等の高速化を図るこ
とができる。
第１図は本発明の第１の実施例を示す半導体装置の要部
断面図、第２図は従来例のバイポーラトランジスタの構
造を示す断面図、第３図は理想化されたＮＰＮトランジ
スタ構造の部分断面斜視図、第４図は第３図の構造で計
算した電流利得のコレクタ電流依存性図、第５図は第３
図の構造で計算した遮断周波数のコレクタ電流依存性図
、第６図は、第３図（Ｑ）と同図（ａ）に示したトラン
ジスタの時定数の比を示す図、第７図は第１図の実施例
の構造をつくる工程を示す断面図、第８図は第１図の実
施例の構造を用いたトランジスタの断面図、第９図は本
発明の第２の実施例を示す断面図である。 符号の説明 １・・・低濃度Ｐ型基板、２，３・・・コレクタ高濃度
Ｎ型層、４・・・低濃度Ｎ型エピタキシャル層、５・・
・ベースＰ型層、６・・・エミッタＮ型層、７・・・ベ
ースコンタクト高濃度Ｐ型層、１７．２６・・・コレク
タコンタクト高濃度Ｎ型層、８ 、１０．１３．１８．
２０．２３．２７゜２８、２９．３０・・・シリコン酸
化膜、 １９．２２・・・シリコン窒化膜、９・・・Ｐ
型多結晶シリコン、１１．２５・・・Ｎ型多結晶シリコ
ン、１２・・・Ｐ型素子距離層、２４・・・素子距離絶
縁物、２１・・・ホトレジスト、１４・・・ベース電極
、１５・・・エミッタ電極、１６・・・コレクタ電極零 ２ 図 Ｃαノ ｔｂ＞ （Ｃン ′ｊ！ｌｌｌ−図 筈５図 第す図 ×Ｂ／×と Ｌ−一り他−一」
断面図、第２図は従来例のバイポーラトランジスタの構
造を示す断面図、第３図は理想化されたＮＰＮトランジ
スタ構造の部分断面斜視図、第４図は第３図の構造で計
算した電流利得のコレクタ電流依存性図、第５図は第３
図の構造で計算した遮断周波数のコレクタ電流依存性図
、第６図は、第３図（Ｑ）と同図（ａ）に示したトラン
ジスタの時定数の比を示す図、第７図は第１図の実施例
の構造をつくる工程を示す断面図、第８図は第１図の実
施例の構造を用いたトランジスタの断面図、第９図は本
発明の第２の実施例を示す断面図である。 符号の説明 １・・・低濃度Ｐ型基板、２，３・・・コレクタ高濃度
Ｎ型層、４・・・低濃度Ｎ型エピタキシャル層、５・・
・ベースＰ型層、６・・・エミッタＮ型層、７・・・ベ
ースコンタクト高濃度Ｐ型層、１７．２６・・・コレク
タコンタクト高濃度Ｎ型層、８ 、１０．１３．１８．
２０．２３．２７゜２８、２９．３０・・・シリコン酸
化膜、 １９．２２・・・シリコン窒化膜、９・・・Ｐ
型多結晶シリコン、１１．２５・・・Ｎ型多結晶シリコ
ン、１２・・・Ｐ型素子距離層、２４・・・素子距離絶
縁物、２１・・・ホトレジスト、１４・・・ベース電極
、１５・・・エミッタ電極、１６・・・コレクタ電極零 ２ 図 Ｃαノ ｔｂ＞ （Ｃン ′ｊ！ｌｌｌ−図 筈５図 第す図 ×Ｂ／×と Ｌ−一り他−一」
Claims (1)
- １、第１導電型の半導体基板中に設けられ、基板表面側
から基板内部に向かって順次設けられた、第２導電型の
第１領域、第１導電型の第２領域、低濃度不純物を含む
第２導電型の第３領域、高濃度不純物を含む第２導電型
の第４領域を有する半導体装置において、第１領域と第
２領域との境界面１、第２領域と第３領域との境界面２
、第３領域と第４領域との境界面３が、それぞれ、ほぼ
一定の曲率を有し、境界面２が境界面１とほぼ等距離に
あり、境界面３が境界面２とほぼ等距離にあることを特
徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19410889A JP2947822B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体装置 |
| US07/556,365 US5109263A (en) | 1989-07-28 | 1990-07-24 | Semiconductor device with optimal distance between emitter and trench isolation |
| KR1019900011483A KR0166069B1 (ko) | 1989-07-28 | 1990-07-27 | 반도체장치 |
| US07/833,759 US5237200A (en) | 1989-07-28 | 1992-02-11 | Semiconductor bipolar transistor with concentric regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19410889A JP2947822B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360128A true JPH0360128A (ja) | 1991-03-15 |
| JP2947822B2 JP2947822B2 (ja) | 1999-09-13 |
Family
ID=16319063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19410889A Expired - Fee Related JP2947822B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2947822B2 (ja) |
| KR (1) | KR0166069B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391244A (ja) * | 1989-09-02 | 1991-04-16 | Fuji Electric Co Ltd | 集積回路装置用縦形バイポーラトランジスタ |
| US6316817B1 (en) * | 1997-02-18 | 2001-11-13 | Lsi Logic Corporation | MeV implantation to form vertically modulated N+ buried layer in an NPN bipolar transistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456327B1 (ko) * | 2001-07-11 | 2004-11-09 | 강원도 | 아니스알데히드의 제조방법 |
-
1989
- 1989-07-28 JP JP19410889A patent/JP2947822B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-27 KR KR1019900011483A patent/KR0166069B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391244A (ja) * | 1989-09-02 | 1991-04-16 | Fuji Electric Co Ltd | 集積回路装置用縦形バイポーラトランジスタ |
| US6316817B1 (en) * | 1997-02-18 | 2001-11-13 | Lsi Logic Corporation | MeV implantation to form vertically modulated N+ buried layer in an NPN bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2947822B2 (ja) | 1999-09-13 |
| KR910003823A (ko) | 1991-02-28 |
| KR0166069B1 (ko) | 1999-01-15 |
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Legal Events
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