JP2511318B2 - バイポ―ラトランジスタ - Google Patents

Description

【発明の詳細な説明】 ［概要］ 一導電型の半導体基板に設けられた第１及び第２のト
レンチを埋め込んだ導電膜と、導電膜に接し、少なくと
も第２のトレンチの側面に設けられた反対導電型の高濃
度のコレクタコンタクト領域と、コレクタコンタクト領
域に接し、コレクタコンタクト領域の周囲に設けられた
反対導電型の低濃度のコレクタ領域とからなるコレク
タ、コレクタの第１及び第２のトレンチに相対して半導
体基板に設けられた第１及び第２のトレンチを埋め込ん
だ導電膜と、少なくとも第２のトレンチの側面に設けら
れた反対導電型の高濃度のエミッタ領域とからなるエミ
ッタ、エミッタ領域に接し、エミッタ領域の周囲に設け
られた一導電型の低濃度のベース領域と、相対するコレ
クタ及びエミッタの第１のトレンチ間の半導体基板に設
けられ、一部がベース領域に接する低抵抗のベースコン
タクト領域からなるベースを有するバイポーラトランジ
スタが形成されているため、エピタキシャル層を積層せ
ずに電流増幅率を向上させたラテラル構造（僅かなバー
ティカル動作を含む）のバイポーラトランジスタを形成
できることによる製造プロセスの容易さ、リーク電流の
低減及びトランジスタ特性の精密な制御を、全ての領域
をセルフアライン形成できることによる高集積化を、コ
レクタ及びエミッタの面積を深さ方向に容易に増大でき
ることによる大電力化を可能としたバイポーラトランジ
スタ。

［産業上の利用分野］ 本発明はバイポーラ型半導体装置に係り、特にエピタ
キシャル層の成長なしに電流増幅率を向上させた高集積
なラテラル構造のバイポーラトランジスタに関する。

従来、バイポーラトランジスタに関しては、電流増幅
率を稼ぐためんに、シリコン半導体基板に高濃度不純物
からなる低抵抗の埋め込み層を設けて後、シリコンエピ
タキシャル層を積層した半導体基板にプレーナ型のバー
ティカル構造のバイポーラトランジスタを形成してい
た。電流増幅率は高く取れるが、エピタキシャル層を積
層するため、埋め込み層の高濃度不純物がエピタキシャ
ル層にもはいあがるので、低濃度不純物からなるコレク
タ領域幅が不安定で（ベース領域幅も影響を受け、微細
化も難しい）、製造プロセス的に素子特性の精密が制御
が難しいこと、エピタキシヤル層の積層欠陥によりリー
ク電流が増加すること（特にBi・MOSの場合は微少電流
で動作するMOSトランジスタの特性劣化が問題とな
る。）、エミッタ、ベース、コレクタをセルフアライン
形成できないため高集積化が難しいこと等の問題があ
り、今後の超LSI化への妨げになるという問題が顕著に
なってきている。そこで、エピタキシヤル層を積層せず
に高い電流増幅率が得られる高集積なバイポーラトラン
ジスタを形成できる手段が要望されている。

［従来の技術］ 第６図は従来のバイポーラトランジスタの模式側断面
図で、51はｐ−型シリコン基板、52はｎ＋型埋め込み
層、53はシリコンエピタキシャル層、54はｎ−型コレク
タ領域、55はｐ型素子分離領域、56はｎ＋型第１のコレ
クタコンタクト領域、57はｎ＋型第２のコレクタコンタ
クト領域、58はｐ型ベース領域、59はｐ＋型ベースコン
タクト領域、60はｎ＋型エミッタ領域、61は下地の酸化
膜、62はエミッタ形成用多結晶シリコン膜、63は不純物
ブロック用酸化膜、64は燐珪酸ガラス（PSG）膜、65はA
I配線を示している。

同図においては、ｐ−型シリコン基板51にｎ＋型埋め
込み層52が形成され、ｐ−型シリコン基板51上にシリコ
ンエピタキシャル層53が形成されている。ｎ＋型埋め込
み層52上にはｎ＋型埋め込み層52に接してシリコンエピ
タキシシャル層53にｎ−型コレクタ領域54及びｎ＋型第
１のコレクタコンタクト領域56が設けられ、ｎ＋型第１
のコレクタコンタクト領域56の表面部にはｎ＋型第２の
コレクタコンタクト領域57が設けられ、ｎ−型コレクタ
領域54上にはｎ−型コレクタ領域54に接してｐ型ベース
領域58が設けられ、ｐ型ベース領域58の表面部には離間
してｎ＋型エミッタ領域60及びｐ＋型ベースコンタクト
領域59が設けられたバーティカル構造のバイポーラトラ
ンジスタが形成されている。バイポーラトランジスタの
分離はｐ型素子分離領域55によるいわゆる接合分離によ
りなされている。全ての領域はセルフアラインに形成で
きないので高集積化には難があった。又、ｎ＋型埋め込
み層52はシリコンエピタキシャル層53にもはいあがるの
で、ｐ型ベース領域58下のｎ−型コレクタ領域54幅が不
安定なこと及びｎ−型コレクタ領域54幅を大きく設計し
なければならないこと等より、製造バラツキによる影響
が大きく、トランジスタ特性の精密な制御には難があっ
た。さらにシリコンエピタキシャル層53を積層したｐ−
型シリコン基板51を使用するため、積層欠陥を生じ、リ
ーク電流が増大するという欠点もあった。

［発明が解決しようする問題点］ 本発明が解決しようとする問題点は、従来例に示され
るように、コレクタ、ベース、エミッタがセルフアライ
ンに形成できないので高集積化が難しかったこと、エピ
タキシャル層を積層した半導体基板を使用するため、ｎ
＋型埋め込み層の高濃度不純物がはいあがって、プロセ
ス上の製造バラツキの影響が大きく、トランジスタ特性
の精密な制御が難しかったこと及び半導体基板に積層欠
陥を生じ、リーク電流を微少に抑制できなかったことで
ある。

［問題点を解決するための手段］ 上記問題点は、一導電型の半導体基板と、前記半導体
基板に互いに離間して設けられたコレクタ及びエミッタ
の第１のトレンチと、前記第１のトレンチの側壁に設け
られた絶縁膜と、前記第１のトレンチの内側に、前記側
壁絶縁膜の端部に一致して前記半導体基板に設けられた
第２のトレンチと、前記第１及び第２のトレンチに埋め
込まれた導電膜と、前記コレクタの埋め込み導電膜に接
し、前記コレクタの第２のトレンチの少なくとも側面の
前記半導体基板に設けられた高濃度不純物からなる反対
導電型のコレクタコンタクト領域と、前記コレクタコン
タクト領域に接し、前記コレクタコンタクト領域を囲ん
で前記半導体基板に設けられた低濃度不純物からなる反
対導電型のコレクタ領域と、前記エミッタの埋め込み導
電膜に接し、前記エミッタの第２のトレンチの少なくと
も側面の前記半導体基板に設けられた高濃度不純物から
なる反対導電型のエミッタ領域と、前記エミッタ領域に
接し、前記エミッタ領域を囲んで前記エミッタの第２の
トレンチの少なくとも側面及び第１のトレンチの側面に
延在し、且つ前記コレクタ領域に接して前記半導体基板
に設けられた一導電型のベース領域と、前記ベース領域
に一部を接し、前記コレクタ及びエミッタの第１のトレ
ンチ間に、前記コレクタ領域に接して前記半導体基板に
設けられた低抵抗のベースコンタクト領域とを備えてな
る本発明のバイポーラトランジスタによって解決され
る。

［作用］ 即ち本発明のバイポーラトランジスタにおいては、一
導電型の半導体基板に設けられた第１及び第２のトレン
チを埋め込んだ導電膜と、導電膜に接し、少なくとも第
２のトレンチの側面に設けられた反対導電型の高濃度の
コレクタコンタクト領域と、コレクタコンタクト領域に
接し、コレクタコンタクト領域の周囲とからなるコレク
タ、コレクタの第１及び第２のトレンチに相対して半導
体基板に設けられた第１及び第２のトレンチを埋め込ん
だ導電膜と、少なくとも第２のトレンチの側面に設けら
れた反対導電型の高濃度のエミッタ領域とからなるエミ
ッタ、エミッタ領域に接し、エミッタ領域の周囲に設け
られた一導電型の低濃度のベース領域と、相対するコレ
クタ及びエミッタの第１のトレンチ間の半導体基板に設
けられ、一部がベース領域に接する低抵抗のベースコン
タクト領域からなるベースを有するバイポーラトランジ
スタが形成されている。したがって、エピタキシャル層
の成長なしに電流増幅率を向上させたラテラル構造（僅
かなバーティカル動作を含む）のバイポーラトランジス
タを形成できることによる製造プロセスの容易さ及び積
層欠陥のない半導体基板を使用できることにより、リー
ク電流を低減できることによる高性能化を、高濃度不純
物からなる埋め込み抵抗層のはいあがりのないバイポー
ラトランジスタを形成できることにより、特性の精密な
制御ができることによる高性能化を、コレクタ領域のｎ
−層の幅を微細に形成でき、且つ精度よく制御できるこ
とにより、残留抵抗効果（主力特性の肩が丸くなる現象
で、線形増幅器におけるひずみの原因となる。）を改善
できることによる高性能化を、エミッタ、ベース、コレ
クタの全てをセルフアライン形成できることによる高集
積化を、コレクタ及びエミッタの面積を深さ方向に容易
に増大できるため、大電力化を達成できることによる高
機能化を、一部の構造を変形し、ベースコンタクト領域
を高濃度不純物から低抵抗の金属シリサイド膜にすれ
ば、ベース抵抗の低減化による最大発振周波数の改善
を、SOI構造に形成すれば、サイリスタ特性に対する完
全な防止及びコレクタ容量の低減による最大発振周波数
の改善をも可能にすることができる。即ち、極めて高性
能、高集積、高機能、高速且つ製造の容易な半導体集積
回路の形成を可能としたバイポーラトランジスタを得る
ころができる。

［実施例］ 以下本発明を、図示実施例により具体的に説明する。

第１図は本発明のバイポーラトランジスタにおける第
１の実施例の模式側断面図、第２図は本発明のバイポー
ラトランジスタにおける第２の実施例の模式側断面図、
第３図は本発明のバイポーラトランジスタにおける第３
の実施例の模式側断面図、第４図は本発明のバイポーラ
トランジスタにおける第４の実施例の模式側断面図、第
５図（ａ）〜（ｅ）は本発明のバイポーラトランジスタ
における製造方法の一実施例の工程断面図である。

全図を通じ同一対象物は同一番号及び同一記号で示
す。

第１図はｐ−型シリコン基板を用いた際の本発明のバ
イポーラトランジスタにおける第１の実施例の模式側断
面図で、１は10¹⁶cm^-3程度のｐ−型シリコン基板、２は
深さ４μｍ程度、濃度10¹⁶cm^-3程度のｎ−型コレクタ領
域、３は10¹⁸cm^-3程度のｐ型ベース領域、４は10²⁰cm^-3
程度のｎ＋型エミッタ領域、５は10²⁰cm^-3程度のｎ＋型
コレクタコンタクト領域、６は深さ0.3μｍ程度、濃度1
0²⁰cm^-3程度のｐ＋型ベースコンタクト領域、７は深さ
６μｍ程度の素子分離用トレンチ、８は素子分離用トレ
ンチ埋め込み酸化膜、9aは深さ0.5μｍ程度のエミッタ
の第１のトレンチ、9bは深さ0.5μｍ程度のコレクタの
第１のトレンチ、10aは深さ1.5μｍ程度のエミッタの第
２のトレンチ、10bは深さ1.5μｍ程度のコレクタの第２
のトレンチ、11は幅0.3μｍ程度の側壁酸化膜（エミッ
タ／ベースコンタクト領域分離用）、12aはエミッタの
埋め込み導電膜（タングステンシリサイド膜）、12bは
コレクタの埋め込み導電膜（タングステンシリサイド
膜）、13は35nm程度の不純物ブロック用酸化膜、14は0.
6μｍ程度の燐珪酸ガラス（PSG）膜、15は１μｍ程度の
Al配線を示している。

同図においては、ｐ−型シリコン基板１に設けられた
コレクタの第１及び第２のトレンチ（9b、10b）を埋め
込んだ導電膜12bと、導電膜12bに接し、少なくとも第２
のトレンチ10bの側面に設けられたｎ＋型コレクタコン
タクト領域５と、ｎ＋型コレクタコンタクト領域５に接
し、ｎ＋型コレクタコンタクト領域５の周囲に設けられ
たｎ−型コレクタ領域２とからなるコレクタ、コレクタ
の第１及び第２のトレンチ（9b、10b）に相対してｐ−
型シリコン基板１に設けられたエミッタの第１及び第２
のトレンチ（9a、10a）を埋め込んだ導電膜12aと、導電
膜12aに接し、少なくとも第２のトレンチ10aの側面に設
けられたｎ＋型エミッタ領域４とからなるエミッタ、ｎ
＋型エミッタ領域４に接し、ｎ＋型エミッタ領域４の周
囲に設けられたｐ型ベース領域３と、相対するコレクタ
及びエミッタの第１のトレンチ（9a、9b）間のｐ−型シ
リコン基板１に設けられ、一部がｐ型ベース領域３に接
するｐ＋型ベースコンタクト領域６からなるベースを有
するバイポーラトランジスタが形成されている。なおコ
レクタの埋め込み導電膜12bとｎ−型コレクタ領域２間
にｎ＋型コレクタコンタクト領域５を介在させているの
はショットキーバリアの形成を防ぎ、オーミックな接続
を取るためである。したがって、エピタキシャル層の成
長なしに電流増幅率を向上させたラテラル構造（僅かな
バーティカル動作を含む）のバイポーラトランジスタを
形成できることによる製造プロセスの容易さ及び積層欠
陥のない半導体基板を使用できることにより、リーク電
流を低減できることによる高性能化を、高濃度不純物か
らなる埋め込み抵抗層のはいあがりのないバイポーラト
ランジスタを形成できることにより、特性の精密な制御
ができることによる高性能化を、コレクタ領域のｎ−層
の幅を微細に形成でき、且つ精度よく制御できることに
より、残留抵抗効果を改善できることによる高性能化
を、エミッタ、ベース、コレクタの全てをセルフアライ
ン形成できることによる高集積化を、コレクタ及びエミ
ッタの面積を深さ方向に容易に増大できるため、大電力
化を達成できることによる高機能化を可能にすることが
できる。

第２図は本発明のバイポーラトランジスタにおける第
２の実施例の模式側断面図で、１〜15は第１図と同じ物
を示している。

同図においては、コレクタの第２のトレンチ10bがエ
ミッタの第２のトレンチ10aより深く形成され、それに
附随して埋め込み導電膜（12a、12b）、ｎ＋型コレクタ
コンタクト領域５、ｎ−型コレクタ領域２、素子分離用
トレンチ７、埋め込み絶縁膜８も深く形成されている以
外は第１図と同じ構造に形成されている。本実施例にお
いては、第１の実施例の効果に加え、電流増幅率を大き
くとれることによる高周波特性の改善及びコレクタ電流
を大きくとれることによる大電力化が可能になる。

第３図は本発明のバイポーラトランジスタにおける第
３の実施例の模式側断面図で、１〜５、７〜15は第１図
と同じ物を、16は金属又は金属シリサイド膜からなるベ
ースコンタクト領域、17はベースコンタクト領域用トレ
ンチを示している。

同図においては、ベースコンタクト領域がｐ＋型不純
物拡散領域６ではなく、ｐ−型シリコン基板１に形成し
たトレンチを埋め込んだ金属又は金属シリサイド膜16か
らなっている以外は第１図と同じ構造に形成されてい
る。ここではｎ−型コレクタ領域２とはショットキーバ
リアを形成し、ｐ型ベース領域３とはショットキーバリ
アを形成せず、オーミックな接続を形成する金属又は金
属シリサイド膜16（例えばチタンシリサイド膜）を使用
している。本実施例においては、第１の実施例の効果に
加え、ベース抵抗を低減化できるため、最大発振周波数
を増大することが可能となる。

第４図は本発明のバイポーラトランジスタにおける第
４の実施例の模式側断面図で、本発明をSOI（Silicon O
n Insulator）構造に適用した場合で、１〜15は第１図
と同じ物を、18はｎ−型SOI基板、19は絶縁膜（ｐ−型
シリコン基板とｎ−型SOI基板分離絶縁膜）を示してい
る。

同図においては、半導体基板としてｐ−型シリコン基
板１上に絶縁膜19を介して形成されたｎ−型SOI基板18
を使用している以外はほぼ第１と同じ構造に形成されて
いる。ここでSOI基板としては多結晶シリコン層のレー
ザーアニールによる再結晶化基板であっても、シリコン
基板上に絶縁膜を介してシリコン基板を貼り合せたもの
でも（いわゆる貼り合せSOI）、シリコン基板に酸素イ
オンを深く注入して形成した酸化膜上のシリコン基板で
も、SOI構造を形成できれば何でもよい。本実施例にお
いては、第１の実施例の効果に加え、npnp構造が形成さ
れないので、サイリスタの発生を完全に防止できること
及びコレクタ領域の底部が絶縁膜に接しているため、コ
レクタ容量を低減できることにより、最大発振周波数を
増大することが可能となる。（ただし本実施例のバイポ
ーラトランジスタの動作は完全にラテラルのみであ
る。） 次いで本発明に係るバイポーラトランジスタの製造方
法の一実施例について第５図（ａ）〜（ｅ）を参照して
説明する。ただし、ここでは本発明のバイポーラトラン
ジスタの形成に関する製造方法のみを記述し、一般の半
導体集積回路に搭載される各種の素子（他のトランジス
タ、抵抗、容量等）の形成に関する製造方法の記述は省
略する。

第５図（ａ） ｐ−型シリコン基板１に30nm程度の酸化膜20及び50nm
程度の窒化膜21を成長する。次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト（図示せず）をマスク
層として、窒化膜21及び酸化膜20を選択的に順次エッチ
ングする。次いで露出したｐ−型シリコン基板１を６μ
ｍ程度エッチングし、素子分離用トレンチ７を形成す
る。次いでレジストを除去する。次いで化学気相成長酸
化膜８を成長し、前面異方性ドライエッチングして、素
子分離用トレンチ７に埋め込み素子分離領域を形成す
る。次いで通常のフォトリソグラフィー技術を利用し、
レジスト（図示せず）及び埋め込み酸化膜８をマスク層
として、燐をイオン注入する。次いでレジストを除去す
る。次いで高温で熱処理してｎ−型コレクタ領域２を形
成する。

第５図（ｂ） 次いで通常のフォトリソグラフィー技術を利用し、レ
ジスト（図示せず）及び埋め込み酸化膜８をマスク層と
して、窒化膜21及び酸化膜20を選択的に順次エッチング
する。次いで露出したｎ−型コレクタ領域２が形成され
たｐ−型シリコン基板１を0.5μｍ程度エッチングし、
エミッタ及びコレクタの第１のトレンチ（9a、9b）を形
成する。次いでレジストを除去する。次いで0.3μｍ程
度の化学気相成長酸化膜を成長し、異方性ドライエッチ
ングして、第１のトレンチ（9a、9b）の側壁に側壁酸化
膜11を形成する。

第５図（ｃ） 次いで窒化膜21、側壁酸化膜11及び埋め込み酸化膜８
をマスク層として、ｎ−型コレクタ領域２が形成された
ｐ−型シリコン基板１を１μｍ程度エッチングし、エミ
ッタ及びコレクタの第２のトレンチ（10a、10b）を形成
する。次いで20nm程度のイオン注入用の薄い酸化膜（図
示せず）を成長する。次いで通常のフォトリソグラフィ
ー技術を利用し、レジスト（図示せず）、窒化膜21、側
壁酸化膜11及び埋め込み酸化膜８をマスク層として、硼
素を斜めイオン注入する。次いでレジストを除去する。
次いで高温熱処理し、エミッタの第２のトレンチ10aに
横方向が所望の深さにｐ型ベース領域３を形成する。次
いで窒化膜21、側壁酸化膜11及び埋め込み酸化膜８をマ
スク層として、砒素を斜めイオン注入してｎ＋型エミッ
タ領域４及びｎ＋型コレクタコンタクト領域５を画定す
る。次いでイオン注入用の薄い酸化膜（図示せず）をエ
ッチング除去する。

第５図（ｄ） 次いで選択化学気相成長タングステンシリサイド膜
（12a、12b）を成長し、エミッタ及びコレクタの第１及
び第２のトレンチ（9a、9b、10a、10b）を埋め込む。

第５図（ｅ） 次いで埋め込みタングステンシリサイド膜（12a、12
b）、側壁酸化膜11及び埋め込み酸化膜８をマスク層と
して、硼素をイオン注入してｐ＋型ベースコンタクト領
域６を画定する。次いで窒化膜21及び酸化膜20をエッチ
ング除去する。

第１図 次いで通常の技法を適用することにより、不純ブロッ
ク用酸化膜13及び燐珪酸ガラス（PSG）膜14の成長、高
温熱処理による不純物拡散領域の活性化及び深さの制
御、電極コンタクト窓の形成、Al配線15の形成等をおこ
なってバイポーラトランジスタを完成する。

なお上記製造方法においては、コレクタ及びエミッタ
の第１及び第２のトレンチ（9a、9b、10a、10b）形成前
にｎ−型コレクタ領域２を形成しているが、深さ方向の
分布を均一にするためコレクタ及びエミッタの第１及び
第２のトレンチ（9a、9b、10a、10b）形成後、第２のト
レンチ（10a、10b）の側面及び底面に燐を斜めイオン注
入し、高温ランニングすることにより形成してもよい。

又、上記実施例においては、エミッタの両側にコレク
タを配置した対称的な構造を掲載しているが、本発明は
対称的な構造を目的としたものではないので、非対称的
な構造に形成しても何等問題はない。

以上実施例に示したように、本発明のバイポーラトラ
ンジスタによれば、エピタキシャル層の成長なしに電流
増幅率を向上させたラテラル構造（僅かなバーティカル
動作を含む）のバイポーラトランジスタを形成できるこ
とによる製造プロセスの容易さ及び積層欠陥のない半導
体基板を使用できることにより、リーク電流を低減でき
ることによる高性能化を、高濃度不純物からなる埋め込
み抵抗層のはいあがりのないバイポーラトランジスタを
形成できることにより、特性の精密な制御ができること
による高性能化を、コレクタ領域のｎ−層の幅を微細に
形成でき、且つ精度よく制御できることにより、残留抵
抗効果を改善できることによる高性能化を、エミッタ、
ベース、コレクタの全てをセルフアライン形成できるこ
とによる高集積化を、コレクタ及びエミッタの面積を深
さ方向に容易に増大できることにより、大電力化を達成
できることによる高機能化を、一部の構造を変形し、ベ
ースコンタクト領域を高濃度不純物から低抵抗の金属シ
リサイド膜にすれば、ベース抵抗の低減化による最大発
振周波数の改善を、SOI構造に形成すれば、サイリスタ
特性に対する完全な防止及びコレクタ容量の低減による
最大発振周波数の改善をも可能にすることができる。

［発明の効果］ 以上説明のように本発明によれば、バイポーラトラン
ジスタにおいて、エピタキシャル層を積層せずに電流増
幅率を向上させたラテラル構造（僅かなバーティカル動
作を含む）のバイポーラトランジスタを形成できること
による製造の容易さ、リーク電流の低減及びトランジス
タ特性の精密な制御を、全ての領域をセルフアライン形
成できることにより高集積化を、コレクタ及びエミッタ
の面積を深さ方向に容易に増大できることによる大電力
化等を可能にすることができる。即ち、極めて高性能、
高集積、高機能、高速且つ製造の容易な半導体集積回路
の形成を可能としたバイポーラトランジスタを得ること
ができる。

【図面の簡単な説明】

第１図は本発明のバイポーラトランジスタにおける第１
の実施例の模式側断面図、 第２図は本発明のバイポーラトランジスタにおける第２
の実施例の模式側断面図、 第３図は本発明のバイポーラトランジスタにおける第３
の実施例の模式側断面図、 第４図は本発明のバイポーラトランジスタにおける第４
の実施例の模式側断面図、 第５図（ａ）〜（ｅ）は本発明のバイポーラトランジス
タにおける製造方法の一実施例の工程断面図、 第６図は従来のバイポーラトランジスタの模式側断面図
である。 図において、 １はｐ−型シリコン基板、２はｎ−型コレクタ領域、３
はｐ型ベース領域、４はｎ＋型エミッタ領域、５はｎ＋
型コレクタコンタクト領域、６はｐ＋型ベースコンタク
ト領域、７は素子分離用トレンチ、８は素子分離用トレ
ンチ埋め込み酸化膜、9aはエミッタの第１のトレンチ、
9bはコレクタの第１のトレンチ、10aはエミッタの第２
のトレンチ、10bはコレクタの第２のトレンチ、11は側
壁酸化膜（エミッタ／ベースコンタクト領域分離用）、
12aはエミッタの埋め込み導電膜（タングステンシリサ
イド膜）、12bはコレクタの埋め込み導電膜（タングス
テンシリサイド膜）、13は不純物ブロック用酸化膜、14
は燐珪酸ガラス（PSG）膜、15はAl配線、16は金属又は
金属シリサイド膜からなるベースコンタクト領域、17は
ベースコンタクト領域用トレンチ、18はｎ−型SOI基
板、19は絶縁膜（ｐ−型シリコン基板とｎ−型SOI基板
分離絶縁膜） を示す。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】一導電型の半導体基板と、前記半導体基板
   に互いに離間して設けられたコレクタ及びエミッタの第
   １のトレンチと、前記第１のトレンチの側壁に設けられ
   た絶縁膜と、前記第１のトレンチの内側に、前記側壁絶
   縁膜の端部に一致して前記半導体基板に設けられた第２
   のトレンチと、前記第１及び第２のトレンチに埋め込ま
   れた導電膜と、前記コレクタの埋め込み導電膜に接し、
   前記コレクタの第２のトレンチの少なくとも側面の前記
   半導体基板に設けられた高濃度不純物からなる反対導電
   型のコレクタコンタクト領域と、前記コレクタコンタク
   ト領域に接し、前記コレクタコンタクト領域を囲んで前
   記半導体基板に設けられた低濃度不純物からなる反対導
   電型のコレクタ領域と、前記エミッタの埋め込み導電膜
   に接し、前記エミッタの第２のトレンチの少なくとも側
   面の前記半導体基板に設けられた高濃度不純物からなる
   反対導電型のエミッタ領域と、前記エミッタ領域に接
   し、前記エミッタ領域を囲んで前記エミッタの第２のト
   レンチの少なくとも側面及び第１のトレンチの側面に延
   在し、且つ前記コレクタ領域に接して前記半導体基板に
   設けられた一導電型のベース領域と、前記ベース領域に
   一部を接し、前記コレクタ及びエミッタの第１のトレン
   チ間に、前記コレクタ領域に接して前記半導体基板に設
   けられた低抵抗のベースコンタクト領域とを備えてなる
   ことを特徴とするバイポーラトランジスタ。
2. 【請求項２】前記コレクタの第２のトレンチと前記エミ
   ッタの第２のトレンチが異なる深さに設けられているこ
   とを特徴とする特許請求の範囲第１項記載のバイポーラ
   トランジスタ。
3. 【請求項３】一導電型あるいは反対導電型を有する前記
   半導体基板が絶縁膜を介して第２の半導体基板上に設け
   られていることを特徴とする特許請求の範囲第１項記載
   のバイポーラトランジスタ。