JP3356857B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3356857B2 JP3356857B2 JP01238594A JP1238594A JP3356857B2 JP 3356857 B2 JP3356857 B2 JP 3356857B2 JP 01238594 A JP01238594 A JP 01238594A JP 1238594 A JP1238594 A JP 1238594A JP 3356857 B2 JP3356857 B2 JP 3356857B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- silicon
- oxide film
- polycrystalline
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特
に、高周波動作に好適なバイポーラトランジスタに関す
る。
に、高周波動作に好適なバイポーラトランジスタに関す
る。
【０００２】
【従来の技術】従来の技術を図２、および図３を用いて
説明する。図２において、２１は多結晶シリコンからな
るエミッタ電極、２２はシリコン酸化膜、２３は多結晶
シリコンからなるベース電極、２４はつなぎベース、２
５はエピタキシャル層、２６はシリコン酸化膜、２７は
エミッタ、２８はベース、２９はシリコン酸化膜であ
る。本技術は、アイ・イー・イー・トランザクション・
オン・エレクトロン・デヴァイセズ，イー・ディー−２
４，ナンバー１１（１９８７）第２２４６頁から第２２
５４頁（IEEE, Trans. Electron Dev, ED−34, No11(19
87) pp2246−2254）に記載されている。また、図３にお
いて、３１はエピタキシャル層、３２はシリコン酸化
膜、３３は多結晶シリコンからなるベース電極、３４は
シリコン酸化膜、３５はシリコン酸化膜、３６はシリコ
ン酸化膜、３７は多結晶シリコンからなるエミッタ電
極、３８は多結晶シリコン、３９はベース、４０はエミ
ッタ、４１はシリコン窒化膜である。本技術は特開平2
−231664 号公報に開示されている。
説明する。図２において、２１は多結晶シリコンからな
るエミッタ電極、２２はシリコン酸化膜、２３は多結晶
シリコンからなるベース電極、２４はつなぎベース、２
５はエピタキシャル層、２６はシリコン酸化膜、２７は
エミッタ、２８はベース、２９はシリコン酸化膜であ
る。本技術は、アイ・イー・イー・トランザクション・
オン・エレクトロン・デヴァイセズ，イー・ディー−２
４，ナンバー１１（１９８７）第２２４６頁から第２２
５４頁（IEEE, Trans. Electron Dev, ED−34, No11(19
87) pp2246−2254）に記載されている。また、図３にお
いて、３１はエピタキシャル層、３２はシリコン酸化
膜、３３は多結晶シリコンからなるベース電極、３４は
シリコン酸化膜、３５はシリコン酸化膜、３６はシリコ
ン酸化膜、３７は多結晶シリコンからなるエミッタ電
極、３８は多結晶シリコン、３９はベース、４０はエミ
ッタ、４１はシリコン窒化膜である。本技術は特開平2
−231664 号公報に開示されている。
【０００３】
【発明が解決しようとする課題】図２に示す従来技術で
は、エミッタ２７，ベース２８はシリコン酸化膜２９に
対してマスク合わせによって形成されるため、その間隔
に一定の合わせ余裕が必要とされ、つなぎベース２４を
合わせ余裕よりも小さくすることができなかった。その
ため、つなぎベースとコレクタとの対向面積の低減が不
可能で、コレクタ／ベース間の寄生容量が大きく、高性
能化への障害となっていた。また、ベース領域２８は不
純物の熱拡散、もしくはイオン打込みでしか形成できな
いため、１００ＧＨｚ以上の遮断周波数を得るために、
ベース厚さを２００Å程度以下に低減すると、ベースの
不純物濃度が不足し、ベース抵抗の増大やパンチスルー
が発生して高性能化の障害となっていた。
は、エミッタ２７，ベース２８はシリコン酸化膜２９に
対してマスク合わせによって形成されるため、その間隔
に一定の合わせ余裕が必要とされ、つなぎベース２４を
合わせ余裕よりも小さくすることができなかった。その
ため、つなぎベースとコレクタとの対向面積の低減が不
可能で、コレクタ／ベース間の寄生容量が大きく、高性
能化への障害となっていた。また、ベース領域２８は不
純物の熱拡散、もしくはイオン打込みでしか形成できな
いため、１００ＧＨｚ以上の遮断周波数を得るために、
ベース厚さを２００Å程度以下に低減すると、ベースの
不純物濃度が不足し、ベース抵抗の増大やパンチスルー
が発生して高性能化の障害となっていた。
【０００４】以上の問題を解決するために図３に示す従
来技術が提案された。本技術では、マスクによりシリコ
ン酸化膜３４と多結晶シリコン３２をパターニングした
後シリコン窒化膜４１を横方向にエッチングし、ベース
３９とベース電極３３との接触領域を形成している。そ
のため、マスク合わせ寸法よりも小さい面積でつなぎベ
ース領域３８を形成でき、コレクタとベース間の寄生容
量を低減することに成功している。さらに、ベースをエ
ピタキシャル成長で形成できるため、一様な不純物プロ
ファイルを形成することが可能で、非常に薄いベースに
よって遮断周波数を向上させてもパンチスルーやベース
抵抗増大の問題を回避できる。しかし、エミッタとベー
ス間を絶縁分離するために、二重の側壁絶縁膜３５，３
６とが必要で（特に側壁酸化膜３５はベース３８よりも
厚い）、エミッタ４０直下のベースとベース電極３３と
の距離を近付けるには限界があり、さらなる、ベース抵
抗、コレクタとベース間の寄生容量低減の障害となって
いた。
来技術が提案された。本技術では、マスクによりシリコ
ン酸化膜３４と多結晶シリコン３２をパターニングした
後シリコン窒化膜４１を横方向にエッチングし、ベース
３９とベース電極３３との接触領域を形成している。そ
のため、マスク合わせ寸法よりも小さい面積でつなぎベ
ース領域３８を形成でき、コレクタとベース間の寄生容
量を低減することに成功している。さらに、ベースをエ
ピタキシャル成長で形成できるため、一様な不純物プロ
ファイルを形成することが可能で、非常に薄いベースに
よって遮断周波数を向上させてもパンチスルーやベース
抵抗増大の問題を回避できる。しかし、エミッタとベー
ス間を絶縁分離するために、二重の側壁絶縁膜３５，３
６とが必要で（特に側壁酸化膜３５はベース３８よりも
厚い）、エミッタ４０直下のベースとベース電極３３と
の距離を近付けるには限界があり、さらなる、ベース抵
抗、コレクタとベース間の寄生容量低減の障害となって
いた。
【０００５】
【課題を解決するための手段】以上の課題を解決するた
めには、つなぎベース領域を自己整合プロセスで形成す
ることと、ベースをエピタキシャル成長で形成すること
は言うに及ばず、エミッタとベース間の分離を単層の
（或は、多層でもある一層以外は無視できるほどに薄
い）絶縁膜で形成しなければならない。
めには、つなぎベース領域を自己整合プロセスで形成す
ることと、ベースをエピタキシャル成長で形成すること
は言うに及ばず、エミッタとベース間の分離を単層の
（或は、多層でもある一層以外は無視できるほどに薄
い）絶縁膜で形成しなければならない。
【０００６】
【作用】本発明の一例を図１に示す。図１において、１
は低濃度コレクタ、２はシリコン酸化膜、３はシリコン
窒化膜、４は多結晶シリコンからなるベース電極、５は
シリコン酸化膜、６はシリコン酸化膜、７は多結晶シリ
コンからなるつなぎベース領域、８はベース、９はエミ
ッタ、１０は多結晶シリコンからなるエミッタ電極であ
る。本発明によれば、多結晶シリコンからなるつなぎベ
ース領域７はシリコン窒化膜３の横方向エッチによって
寸法が決定されるためマスク合わせ余裕できまる寸法よ
りも小さくすることが可能である。また、ベース８はエ
ピタキシャル成長で形成され、エミッタとベース間の分
離絶縁膜は単層のシリコン酸化膜６である。そのため
に、ベース抵抗，コレクタとベース間の寄生容量を従来
技術以上に小さくすることが出来る。
は低濃度コレクタ、２はシリコン酸化膜、３はシリコン
窒化膜、４は多結晶シリコンからなるベース電極、５は
シリコン酸化膜、６はシリコン酸化膜、７は多結晶シリ
コンからなるつなぎベース領域、８はベース、９はエミ
ッタ、１０は多結晶シリコンからなるエミッタ電極であ
る。本発明によれば、多結晶シリコンからなるつなぎベ
ース領域７はシリコン窒化膜３の横方向エッチによって
寸法が決定されるためマスク合わせ余裕できまる寸法よ
りも小さくすることが可能である。また、ベース８はエ
ピタキシャル成長で形成され、エミッタとベース間の分
離絶縁膜は単層のシリコン酸化膜６である。そのため
に、ベース抵抗，コレクタとベース間の寄生容量を従来
技術以上に小さくすることが出来る。
【０００７】
【実施例】本発明の第一の実施例を図４ないし図９を用
いて説明する。図４に示すように、表面が＜１１１＞面
である低濃度コレクタ５１上にシリコン酸化膜５２，シ
リコン窒化膜５３，１０20／cm3 以上に硼素を添加した
多結晶シリコン５４，シリコン酸化膜５５を順次形成し
た。ついで、図５に示すようにリソグラフィ技術を用い
てシリコン酸化膜５５，多結晶シリコン５４，シリコン
窒化膜５３をパターニングし、開口部５６を形成した。
いて説明する。図４に示すように、表面が＜１１１＞面
である低濃度コレクタ５１上にシリコン酸化膜５２，シ
リコン窒化膜５３，１０20／cm3 以上に硼素を添加した
多結晶シリコン５４，シリコン酸化膜５５を順次形成し
た。ついで、図５に示すようにリソグラフィ技術を用い
てシリコン酸化膜５５，多結晶シリコン５４，シリコン
窒化膜５３をパターニングし、開口部５６を形成した。
【０００８】その後、図６に示すように、沸騰した燐酸
液を用いてシリコン窒化膜５３をエッチングし、もとも
との開口部５６に対して、０.１μｍ 程度後退させ、シ
リコン窒化膜５３をマスクとしてシリコン酸化膜５２を
除去した。図７に示すように、高真空中で６００℃程度
に熱し、モノシラン(ＳｉＨ4）ガスを流すことにより低
濃度コレクタ上にのみエピタキシャル層５７を形成し、
それ以外の領域に多結晶シリコン５８を堆積した。モノ
シランガスだけでなく、ゲルマン(ＧｅＨ4）を同時に流
すことによりシリコンゲルマニウム（ＳｉＧｅ）を成長
させることもできた。シリコン，シリコンゲルマニウム
どちらでも、成長時にジボラン(Ｂ2Ｈ6)を合わせて流す
ことによってｐ型結晶を得た。さらに、全面に多結晶シ
リコン５９を堆積した。
液を用いてシリコン窒化膜５３をエッチングし、もとも
との開口部５６に対して、０.１μｍ 程度後退させ、シ
リコン窒化膜５３をマスクとしてシリコン酸化膜５２を
除去した。図７に示すように、高真空中で６００℃程度
に熱し、モノシラン(ＳｉＨ4）ガスを流すことにより低
濃度コレクタ上にのみエピタキシャル層５７を形成し、
それ以外の領域に多結晶シリコン５８を堆積した。モノ
シランガスだけでなく、ゲルマン(ＧｅＨ4）を同時に流
すことによりシリコンゲルマニウム（ＳｉＧｅ）を成長
させることもできた。シリコン，シリコンゲルマニウム
どちらでも、成長時にジボラン(Ｂ2Ｈ6)を合わせて流す
ことによってｐ型結晶を得た。さらに、全面に多結晶シ
リコン５９を堆積した。
【０００９】次に、図８に示す様に、ヒドラジン（Ｎ2
Ｈ4）水溶液に曝すことによって、多結晶シリコン５
８，５９を除去し、シリコン窒化膜５３を横方向にエッ
チングした領域のみに多結晶シリコン５８，５９を埋め
込んだ。。ヒドラジン水溶液は＜１１１＞面以外の単結
晶シリコン、及び高濃度ｐ型シリコン以外のシリコンを
エッチングするため、多結晶シリコン５８，５９のみ除
去することができ、エピタキシャル層５７や多結晶シリ
コン５４が除去されることがない。
Ｈ4）水溶液に曝すことによって、多結晶シリコン５
８，５９を除去し、シリコン窒化膜５３を横方向にエッ
チングした領域のみに多結晶シリコン５８，５９を埋め
込んだ。。ヒドラジン水溶液は＜１１１＞面以外の単結
晶シリコン、及び高濃度ｐ型シリコン以外のシリコンを
エッチングするため、多結晶シリコン５８，５９のみ除
去することができ、エピタキシャル層５７や多結晶シリ
コン５４が除去されることがない。
【００１０】続いて、図９に示すように、全面にシリコ
ン酸化膜を堆積した後異方性ドライエッチングを行うこ
とにより、側壁酸化膜６１を形成した。さらに、高濃度
ｎ型にドープした多結晶シリコン６０を堆積した後、熱
処理を行ってエミッタ６２を形成した。本実施例によ
り、ベース抵抗は従来例よりも１／２、コレクタとベー
ス間寄生容量は２／３に低減することが出来た。
ン酸化膜を堆積した後異方性ドライエッチングを行うこ
とにより、側壁酸化膜６１を形成した。さらに、高濃度
ｎ型にドープした多結晶シリコン６０を堆積した後、熱
処理を行ってエミッタ６２を形成した。本実施例によ
り、ベース抵抗は従来例よりも１／２、コレクタとベー
ス間寄生容量は２／３に低減することが出来た。
【００１１】図１０ないし図１１を用いて第二の実施例
を説明する。本実施例は、第一の実施例の図８までと同
じ工程である。その後、図１０に示すように、厚さ２０
０Å以下のシリコン酸化膜７９を堆積し、さらに、シリ
コン酸化膜７９の１０倍程度の厚さのシリコン窒化膜を
堆積した。１０倍程度の厚さとするのはエミッタとベー
ス間の分離距離をほぼシリコン窒化膜の厚さで決定し、
特性ばらつきを低減するためである。全面に異方性ドラ
イエッチングを行うことにより側壁シリコン窒化膜８０
を形成した。シリコン窒化膜８０をマスクとしてシリコ
ン酸化膜７９を除去してエピタキシャルベース７６表面
を露出した。
を説明する。本実施例は、第一の実施例の図８までと同
じ工程である。その後、図１０に示すように、厚さ２０
０Å以下のシリコン酸化膜７９を堆積し、さらに、シリ
コン酸化膜７９の１０倍程度の厚さのシリコン窒化膜を
堆積した。１０倍程度の厚さとするのはエミッタとベー
ス間の分離距離をほぼシリコン窒化膜の厚さで決定し、
特性ばらつきを低減するためである。全面に異方性ドラ
イエッチングを行うことにより側壁シリコン窒化膜８０
を形成した。シリコン窒化膜８０をマスクとしてシリコ
ン酸化膜７９を除去してエピタキシャルベース７６表面
を露出した。
【００１２】続いて図１１に示すように、高濃度ｎ型多
結晶シリコン８２を形成し、熱処理を行うことによりエ
ミッタ８１を形成した。本実施例によれば、側壁窒化膜
８０形成時にエピタキシャルベース表面を直接ドライエ
ッチガスにさらすことがないため、シリコン結晶に対し
てプラズマによるダメージが入らず、安定したダイオー
ド特性を得ることが出来た。
結晶シリコン８２を形成し、熱処理を行うことによりエ
ミッタ８１を形成した。本実施例によれば、側壁窒化膜
８０形成時にエピタキシャルベース表面を直接ドライエ
ッチガスにさらすことがないため、シリコン結晶に対し
てプラズマによるダメージが入らず、安定したダイオー
ド特性を得ることが出来た。
【００１３】図１２ないし図２１を用いて第三の実施例
を説明する。図１２に示すように、表面が＜１１１＞面
であるエピタキシャル層１００上にシリコン酸化膜１０
１，シリコン窒化膜１０２高濃度ｐ型の多結晶シリコン
１０３，シリコン酸化膜104,多結晶シリコン１０５，シ
リコン酸化膜１０６を順次形成した。次に、図１３に示
すようにリソグラフィ技術を用いてシリコン酸化膜１０
６，多結晶シリコン１０５，シリコン酸化膜１０４，多
結晶シリコン１０３，シリコン窒化膜１０２をパターニ
ングし、開口部１０７を形成した。
を説明する。図１２に示すように、表面が＜１１１＞面
であるエピタキシャル層１００上にシリコン酸化膜１０
１，シリコン窒化膜１０２高濃度ｐ型の多結晶シリコン
１０３，シリコン酸化膜104,多結晶シリコン１０５，シ
リコン酸化膜１０６を順次形成した。次に、図１３に示
すようにリソグラフィ技術を用いてシリコン酸化膜１０
６，多結晶シリコン１０５，シリコン酸化膜１０４，多
結晶シリコン１０３，シリコン窒化膜１０２をパターニ
ングし、開口部１０７を形成した。
【００１４】図１４に示すように、等方性エッチングに
より横方向にエッチングし、さらに、シリコン窒化膜１
０２をマスクとして開口部１０７内のシリコン酸化膜１
０１を除去した。全面エピタキシャル成長法により、エ
ピタキシャル層１００表面上にエピタキシャル層１０
８，多結晶シリコン、及び絶縁膜上に多結晶シリコン１
０９を堆積した。引続き多結晶シリコン１１０を堆積し
た。
より横方向にエッチングし、さらに、シリコン窒化膜１
０２をマスクとして開口部１０７内のシリコン酸化膜１
０１を除去した。全面エピタキシャル成長法により、エ
ピタキシャル層１００表面上にエピタキシャル層１０
８，多結晶シリコン、及び絶縁膜上に多結晶シリコン１
０９を堆積した。引続き多結晶シリコン１１０を堆積し
た。
【００１５】図１５に示すように、ヒドラジンを用いて
多結晶シリコン１０９，１１０を除去し、シリコン窒化
膜１０２，シリコン酸化膜１０１が横方向エッチされた
領域のみに多結晶シリコン１０９，１１０を埋め込ん
だ。図１６に示すように、全面にシリコン酸化膜を堆積
し、異方性ドライエッチングを行うことにより、側壁酸
化膜１１１を形成した。側壁絶縁膜については、第二の
実施例と同様にシリコン酸化膜とシリコン窒化膜の二層
としても差し支えない。
多結晶シリコン１０９，１１０を除去し、シリコン窒化
膜１０２，シリコン酸化膜１０１が横方向エッチされた
領域のみに多結晶シリコン１０９，１１０を埋め込ん
だ。図１６に示すように、全面にシリコン酸化膜を堆積
し、異方性ドライエッチングを行うことにより、側壁酸
化膜１１１を形成した。側壁絶縁膜については、第二の
実施例と同様にシリコン酸化膜とシリコン窒化膜の二層
としても差し支えない。
【００１６】次に、図１７に示すように、高濃度ｎ型に
ドープした多結晶シリコン１１２を堆積し、熱処理を行
うことによりエミッタ１１３を形成した。図１８に示す
ようにシリコン酸化膜１１４を堆積した後、図１９に示
すように、シリコン酸化膜１１４、及び多結晶シリコン
１１２をパターニングし、側壁酸化膜１１５を形成し
た。図２０に示すようにシリコン酸化膜１１４，１１５
をマスクとしてシリコン酸化膜１０６をエッチングし、
さらに、シリコン酸化膜１１４，１１５，106をマスク
として、多結晶シリコン１０５，シリコン酸化膜１０４
を除去した。図２１に示すように、最後にタングステン
を多結晶シリコン表面に選択的に堆積した。
ドープした多結晶シリコン１１２を堆積し、熱処理を行
うことによりエミッタ１１３を形成した。図１８に示す
ようにシリコン酸化膜１１４を堆積した後、図１９に示
すように、シリコン酸化膜１１４、及び多結晶シリコン
１１２をパターニングし、側壁酸化膜１１５を形成し
た。図２０に示すようにシリコン酸化膜１１４，１１５
をマスクとしてシリコン酸化膜１０６をエッチングし、
さらに、シリコン酸化膜１１４，１１５，106をマスク
として、多結晶シリコン１０５，シリコン酸化膜１０４
を除去した。図２１に示すように、最後にタングステン
を多結晶シリコン表面に選択的に堆積した。
【００１７】本実施例によれば、ベース電極がタングス
テンで構成されているために、従来の多結晶シリコンに
よる電極よりも１／１００以下に抵抗が低減された。そ
のために、第一の実施例の１／２にベース抵抗が低減し
た。
テンで構成されているために、従来の多結晶シリコンに
よる電極よりも１／１００以下に抵抗が低減された。そ
のために、第一の実施例の１／２にベース抵抗が低減し
た。
【００１８】
【発明の効果】本発明では、エミッタとベース間の分離
距離が１回の自己整合プロセスで形成可能なため、極限
まで短くすることができ、ベース抵抗とコレクタとベー
ス間の寄生容量を低減することができた。そればかりで
なく、ベース電極とベースとの接触領域を自己整合技術
で形成できるため、マスク合わせ余裕で決定される面積
よりも１／３程度縮小でき、更にコレクタとベース間の
寄生容量を低減することができた。
距離が１回の自己整合プロセスで形成可能なため、極限
まで短くすることができ、ベース抵抗とコレクタとベー
ス間の寄生容量を低減することができた。そればかりで
なく、ベース電極とベースとの接触領域を自己整合技術
で形成できるため、マスク合わせ余裕で決定される面積
よりも１／３程度縮小でき、更にコレクタとベース間の
寄生容量を低減することができた。
【図１】本発明の説明図。
【図２】従来例の説明図。
【図３】従来例の説明図。
【図４】本発明の第一の実施例の第一工程の断面図。
【図５】本発明の第一の実施例の第二工程の断面図。
【図６】本発明の第一の実施例の第三工程の断面図。
【図７】本発明の第一の実施例の第四工程の断面図。
【図８】本発明の第一の実施例の第五工程の断面図。
【図９】本発明の第一の実施例の第六工程の断面図。
【図１０】本発明の第二の実施例の第一工程の断面図。
【図１１】本発明の第二の実施例の第二工程の断面図。
【図１２】本発明の第三の実施例の第一工程の断面図。
【図１３】本発明の第三の実施例の第二工程の断面図。
【図１４】本発明の第三の実施例の第三工程の断面図。
【図１５】本発明の第三の実施例の第四工程の断面図。
【図１６】本発明の第三の実施例の第五工程の断面図。
【図１７】本発明の第三の実施例の第六工程の断面図。
【図１８】本発明の第三の実施例の第七工程の断面図。
【図１９】本発明の第三の実施例の第八工程の断面図。
【図２０】本発明の第三の実施例の第九工程の断面図。
【図２１】本発明の第三の実施例の第十工程の断面図。
１…低濃度ｎ型エピタキシャル層、２，５，６…シリコ
ン酸化膜、３…シリコン窒化膜、４…多結晶シリコンか
らなるベース電極、７…つなぎベース、８…ベース、９
…エミッタ、１０…多結晶シリコンからなるエミッタ電
極。
ン酸化膜、３…シリコン窒化膜、４…多結晶シリコンか
らなるベース電極、７…つなぎベース、８…ベース、９
…エミッタ、１０…多結晶シリコンからなるエミッタ電
極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大植 栄司 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 堀内 勝忠 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所 中央研究所内 (56)参考文献 特開 平５−218061（ＪＰ，Ａ) 特開 平５−175222（ＪＰ，Ａ) 特開 平５−74789（ＪＰ，Ａ) 特開 平５−62987（ＪＰ，Ａ) 特開 平４−137734（ＪＰ，Ａ) 特開 平３−131037（ＪＰ，Ａ) 特開 平１−173642（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73 - 29/737
Claims (9)
- 【請求項１】第一導電型からなる第一領域と、上記第一
領域の上層に接してある第一導電型の反対導電型の第二
導電型からなる第二領域と、上記第一領域の下層に接し
てある第二導電型からなる第三領域と、上記第一領域の
主表面の一部，上記第二領域の主表面の一部、及び上記
第一第二領域の境界の一部に接する第一の絶縁膜と、上
記第一の絶縁膜の側面で接する電極領域と、上記電極領
域に接して下層にあり、上記第三領域に接して上層にあ
る第二の絶縁膜とからなり、上記第一領域と上記電極領
域とが第一導電型からなる多結晶半導体領域を介して接
続され、上記多結晶半導体領域は複数種類の多結晶半導
体膜で構成され、上記第一領域と上記第二領域との境界
が、上記第二の絶縁膜と上記第三領域との全ての境界よ
りも上記第二領域側にあることを特徴とする半導体装
置。 - 【請求項２】請求項１において、上記半導体装置に用い
られる半導体基板の表面は＜１１１＞面であることを特
徴とする半導体装置。 - 【請求項３】請求項１または２において、上記第二の絶
縁膜が２種類の絶縁膜で構成されている半導体装置。 - 【請求項４】請求項１乃至３のいずれか一において、上
記第一領域，第二領域，第三領域がそれぞれバイポーラ
トランジスタのベース，エミッタ，コレクタである半導
体装置。 - 【請求項５】請求項１乃至４のいずれか一において、上
記第一領域中の不純物濃度が一様である半導体装置。 - 【請求項６】請求項１乃至５のいずれか一において、上
記電極領域が、上記第一導電型の多結晶半導体である半
導体装置。 - 【請求項７】請求項１乃至６のいずれか一において、上
記電極領域が金属及び多結晶半導体の積層膜からなる半
導体装置。 - 【請求項８】請求項１乃至７のいずれか一において、上
記第二領域の表面に第二導電型からなる第二の多結晶半
導体が接してある半導体装置。 - 【請求項９】シリコン基板表面に、第一のシリコン酸化
膜，シリコン窒化膜，第一の多結晶シリコン，第二のシ
リコン酸化膜を順次形成する工程と、選択的に同一領域
のみ上記第二のシリコン酸化膜，第一の多結晶シリコ
ン，シリコン窒化膜を除去する工程と、上記シリコン窒
化膜を横方向に一定量除去する工程と、露出した第一の
シリコン酸化膜を除去してシリコン基板表面を露出する
工程と、露出したシリコン表面にエピタキシャル層、そ
の他の表面に第二の多結晶シリコンを上記第一のシリコ
ン酸化膜と上記シリコン窒化膜とを重ねた厚さの１／２
以下の厚さで同時に堆積する工程と、全面に第三の多結
晶シリコンを堆積する工程と、上記第二，第三の多結晶
シリコンを重ねた厚さだけ上記第二，第三の多結晶シリ
コンを除去する工程と、第三のシリコン酸化膜を堆積し
て該第三のシリコン酸化膜の一部を除去することにより
側壁酸化膜を形成する工程と、第四の多結晶シリコンを
堆積する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01238594A JP3356857B2 (ja) | 1994-02-04 | 1994-02-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01238594A JP3356857B2 (ja) | 1994-02-04 | 1994-02-04 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221117A JPH07221117A (ja) | 1995-08-18 |
| JP3356857B2 true JP3356857B2 (ja) | 2002-12-16 |
Family
ID=11803807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01238594A Expired - Lifetime JP3356857B2 (ja) | 1994-02-04 | 1994-02-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3356857B2 (ja) |
-
1994
- 1994-02-04 JP JP01238594A patent/JP3356857B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07221117A (ja) | 1995-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2503460B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JPS6146063A (ja) | 半導体装置の製造方法 | |
| JP3249921B2 (ja) | 硅素／硅素ゲルマニウム双極子トランジスタ製造方法 | |
| JPH07105392B2 (ja) | 突起部を有する半導体デバイス構造体 | |
| US5696007A (en) | Method for manufacturing a super self-aligned bipolar transistor | |
| JP3172031B2 (ja) | 半導体装置の製造方法 | |
| JPH0241170B2 (ja) | ||
| JP4401453B2 (ja) | 半絶縁ポリシリコン（ｓｉｐｏｓ）膜を用いた電力半導体装置の製造方法 | |
| JP3356857B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0311765A (ja) | 半導体装置の製造方法 | |
| JP2511318B2 (ja) | バイポ―ラトランジスタ | |
| JP2856432B2 (ja) | 半導体装置 | |
| JP3329332B2 (ja) | 半導体装置の製法 | |
| JP2797774B2 (ja) | 半導体装置およびその製造方法 | |
| JPH02153534A (ja) | 半導体装置の製造方法 | |
| JP3207561B2 (ja) | 半導体集積回路およびその製造方法 | |
| KR0152546B1 (ko) | 바이폴라 트랜지스터 및 그의 제조방법 | |
| JP3063122B2 (ja) | 半導体装置およびその製造方法 | |
| KR940010915B1 (ko) | 동종접합 및 이종접합 쌍극자 트랜지스터 장치의 제조방법 | |
| JP3168622B2 (ja) | 半導体装置及びその製造方法 | |
| JP3018477B2 (ja) | バイポーラ型の半導体装置の製造方法 | |
| KR100212157B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| JP2845044B2 (ja) | 半導体装置 | |
| KR100270332B1 (ko) | 실리콘게르마늄 쌍극자 트랜지스터 제조방법 | |
| JPS63237471A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101004 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111004 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121004 Year of fee payment: 10 |