JP3356857B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
に、高周波動作に好適なバイポーラトランジスタに関す
る。
説明する。図2において、21は多結晶シリコンからな
るエミッタ電極、22はシリコン酸化膜、23は多結晶
シリコンからなるベース電極、24はつなぎベース、2
5はエピタキシャル層、26はシリコン酸化膜、27は
エミッタ、28はベース、29はシリコン酸化膜であ
る。本技術は、アイ・イー・イー・トランザクション・
オン・エレクトロン・デヴァイセズ,イー・ディー−2
4,ナンバー11(1987)第2246頁から第22
54頁(IEEE, Trans. Electron Dev, ED−34, No11(19
87) pp2246−2254)に記載されている。また、図3にお
いて、31はエピタキシャル層、32はシリコン酸化
膜、33は多結晶シリコンからなるベース電極、34は
シリコン酸化膜、35はシリコン酸化膜、36はシリコ
ン酸化膜、37は多結晶シリコンからなるエミッタ電
極、38は多結晶シリコン、39はベース、40はエミ
ッタ、41はシリコン窒化膜である。本技術は特開平2
−231664 号公報に開示されている。
は、エミッタ27,ベース28はシリコン酸化膜29に
対してマスク合わせによって形成されるため、その間隔
に一定の合わせ余裕が必要とされ、つなぎベース24を
合わせ余裕よりも小さくすることができなかった。その
ため、つなぎベースとコレクタとの対向面積の低減が不
可能で、コレクタ/ベース間の寄生容量が大きく、高性
能化への障害となっていた。また、ベース領域28は不
純物の熱拡散、もしくはイオン打込みでしか形成できな
いため、100GHz以上の遮断周波数を得るために、
ベース厚さを200Å程度以下に低減すると、ベースの
不純物濃度が不足し、ベース抵抗の増大やパンチスルー
が発生して高性能化の障害となっていた。
来技術が提案された。本技術では、マスクによりシリコ
ン酸化膜34と多結晶シリコン32をパターニングした
後シリコン窒化膜41を横方向にエッチングし、ベース
39とベース電極33との接触領域を形成している。そ
のため、マスク合わせ寸法よりも小さい面積でつなぎベ
ース領域38を形成でき、コレクタとベース間の寄生容
量を低減することに成功している。さらに、ベースをエ
ピタキシャル成長で形成できるため、一様な不純物プロ
ファイルを形成することが可能で、非常に薄いベースに
よって遮断周波数を向上させてもパンチスルーやベース
抵抗増大の問題を回避できる。しかし、エミッタとベー
ス間を絶縁分離するために、二重の側壁絶縁膜35,3
6とが必要で(特に側壁酸化膜35はベース38よりも
厚い)、エミッタ40直下のベースとベース電極33と
の距離を近付けるには限界があり、さらなる、ベース抵
抗、コレクタとベース間の寄生容量低減の障害となって
いた。
めには、つなぎベース領域を自己整合プロセスで形成す
ることと、ベースをエピタキシャル成長で形成すること
は言うに及ばず、エミッタとベース間の分離を単層の
(或は、多層でもある一層以外は無視できるほどに薄
い)絶縁膜で形成しなければならない。
は低濃度コレクタ、2はシリコン酸化膜、3はシリコン
窒化膜、4は多結晶シリコンからなるベース電極、5は
シリコン酸化膜、6はシリコン酸化膜、7は多結晶シリ
コンからなるつなぎベース領域、8はベース、9はエミ
ッタ、10は多結晶シリコンからなるエミッタ電極であ
る。本発明によれば、多結晶シリコンからなるつなぎベ
ース領域7はシリコン窒化膜3の横方向エッチによって
寸法が決定されるためマスク合わせ余裕できまる寸法よ
りも小さくすることが可能である。また、ベース8はエ
ピタキシャル成長で形成され、エミッタとベース間の分
離絶縁膜は単層のシリコン酸化膜6である。そのため
に、ベース抵抗,コレクタとベース間の寄生容量を従来
技術以上に小さくすることが出来る。
いて説明する。図4に示すように、表面が<111>面
である低濃度コレクタ51上にシリコン酸化膜52,シ
リコン窒化膜53,1020/cm3 以上に硼素を添加した
多結晶シリコン54,シリコン酸化膜55を順次形成し
た。ついで、図5に示すようにリソグラフィ技術を用い
てシリコン酸化膜55,多結晶シリコン54,シリコン
窒化膜53をパターニングし、開口部56を形成した。
液を用いてシリコン窒化膜53をエッチングし、もとも
との開口部56に対して、0.1μm 程度後退させ、シ
リコン窒化膜53をマスクとしてシリコン酸化膜52を
除去した。図7に示すように、高真空中で600℃程度
に熱し、モノシラン(SiH4)ガスを流すことにより低
濃度コレクタ上にのみエピタキシャル層57を形成し、
それ以外の領域に多結晶シリコン58を堆積した。モノ
シランガスだけでなく、ゲルマン(GeH4)を同時に流
すことによりシリコンゲルマニウム(SiGe)を成長
させることもできた。シリコン,シリコンゲルマニウム
どちらでも、成長時にジボラン(B2H6)を合わせて流す
ことによってp型結晶を得た。さらに、全面に多結晶シ
リコン59を堆積した。
H4)水溶液に曝すことによって、多結晶シリコン5
8,59を除去し、シリコン窒化膜53を横方向にエッ
チングした領域のみに多結晶シリコン58,59を埋め
込んだ。。ヒドラジン水溶液は<111>面以外の単結
晶シリコン、及び高濃度p型シリコン以外のシリコンを
エッチングするため、多結晶シリコン58,59のみ除
去することができ、エピタキシャル層57や多結晶シリ
コン54が除去されることがない。
ン酸化膜を堆積した後異方性ドライエッチングを行うこ
とにより、側壁酸化膜61を形成した。さらに、高濃度
n型にドープした多結晶シリコン60を堆積した後、熱
処理を行ってエミッタ62を形成した。本実施例によ
り、ベース抵抗は従来例よりも1/2、コレクタとベー
ス間寄生容量は2/3に低減することが出来た。
を説明する。本実施例は、第一の実施例の図8までと同
じ工程である。その後、図10に示すように、厚さ20
0Å以下のシリコン酸化膜79を堆積し、さらに、シリ
コン酸化膜79の10倍程度の厚さのシリコン窒化膜を
堆積した。10倍程度の厚さとするのはエミッタとベー
ス間の分離距離をほぼシリコン窒化膜の厚さで決定し、
特性ばらつきを低減するためである。全面に異方性ドラ
イエッチングを行うことにより側壁シリコン窒化膜80
を形成した。シリコン窒化膜80をマスクとしてシリコ
ン酸化膜79を除去してエピタキシャルベース76表面
を露出した。
結晶シリコン82を形成し、熱処理を行うことによりエ
ミッタ81を形成した。本実施例によれば、側壁窒化膜
80形成時にエピタキシャルベース表面を直接ドライエ
ッチガスにさらすことがないため、シリコン結晶に対し
てプラズマによるダメージが入らず、安定したダイオー
ド特性を得ることが出来た。
を説明する。図12に示すように、表面が<111>面
であるエピタキシャル層100上にシリコン酸化膜10
1,シリコン窒化膜102高濃度p型の多結晶シリコン
103,シリコン酸化膜104,多結晶シリコン105,シ
リコン酸化膜106を順次形成した。次に、図13に示
すようにリソグラフィ技術を用いてシリコン酸化膜10
6,多結晶シリコン105,シリコン酸化膜104,多
結晶シリコン103,シリコン窒化膜102をパターニ
ングし、開口部107を形成した。
より横方向にエッチングし、さらに、シリコン窒化膜1
02をマスクとして開口部107内のシリコン酸化膜1
01を除去した。全面エピタキシャル成長法により、エ
ピタキシャル層100表面上にエピタキシャル層10
8,多結晶シリコン、及び絶縁膜上に多結晶シリコン1
09を堆積した。引続き多結晶シリコン110を堆積し
た。
多結晶シリコン109,110を除去し、シリコン窒化
膜102,シリコン酸化膜101が横方向エッチされた
領域のみに多結晶シリコン109,110を埋め込ん
だ。図16に示すように、全面にシリコン酸化膜を堆積
し、異方性ドライエッチングを行うことにより、側壁酸
化膜111を形成した。側壁絶縁膜については、第二の
実施例と同様にシリコン酸化膜とシリコン窒化膜の二層
としても差し支えない。
ドープした多結晶シリコン112を堆積し、熱処理を行
うことによりエミッタ113を形成した。図18に示す
ようにシリコン酸化膜114を堆積した後、図19に示
すように、シリコン酸化膜114、及び多結晶シリコン
112をパターニングし、側壁酸化膜115を形成し
た。図20に示すようにシリコン酸化膜114,115
をマスクとしてシリコン酸化膜106をエッチングし、
さらに、シリコン酸化膜114,115,106をマスク
として、多結晶シリコン105,シリコン酸化膜104
を除去した。図21に示すように、最後にタングステン
を多結晶シリコン表面に選択的に堆積した。
テンで構成されているために、従来の多結晶シリコンに
よる電極よりも1/100以下に抵抗が低減された。そ
のために、第一の実施例の1/2にベース抵抗が低減し
た。
距離が1回の自己整合プロセスで形成可能なため、極限
まで短くすることができ、ベース抵抗とコレクタとベー
ス間の寄生容量を低減することができた。そればかりで
なく、ベース電極とベースとの接触領域を自己整合技術
で形成できるため、マスク合わせ余裕で決定される面積
よりも1/3程度縮小でき、更にコレクタとベース間の
寄生容量を低減することができた。
ン酸化膜、3…シリコン窒化膜、4…多結晶シリコンか
らなるベース電極、7…つなぎベース、8…ベース、9
…エミッタ、10…多結晶シリコンからなるエミッタ電
極。
Claims (9)
- 【請求項1】第一導電型からなる第一領域と、上記第一
領域の上層に接してある第一導電型の反対導電型の第二
導電型からなる第二領域と、上記第一領域の下層に接し
てある第二導電型からなる第三領域と、上記第一領域の
主表面の一部,上記第二領域の主表面の一部、及び上記
第一第二領域の境界の一部に接する第一の絶縁膜と、上
記第一の絶縁膜の側面で接する電極領域と、上記電極領
域に接して下層にあり、上記第三領域に接して上層にあ
る第二の絶縁膜とからなり、上記第一領域と上記電極領
域とが第一導電型からなる多結晶半導体領域を介して接
続され、上記多結晶半導体領域は複数種類の多結晶半導
体膜で構成され、上記第一領域と上記第二領域との境界
が、上記第二の絶縁膜と上記第三領域との全ての境界よ
りも上記第二領域側にあることを特徴とする半導体装
置。 - 【請求項2】請求項1において、上記半導体装置に用い
られる半導体基板の表面は<111>面であることを特
徴とする半導体装置。 - 【請求項3】請求項1または2において、上記第二の絶
縁膜が2種類の絶縁膜で構成されている半導体装置。 - 【請求項4】請求項1乃至3のいずれか一において、上
記第一領域,第二領域,第三領域がそれぞれバイポーラ
トランジスタのベース,エミッタ,コレクタである半導
体装置。 - 【請求項5】請求項1乃至4のいずれか一において、上
記第一領域中の不純物濃度が一様である半導体装置。 - 【請求項6】請求項1乃至5のいずれか一において、上
記電極領域が、上記第一導電型の多結晶半導体である半
導体装置。 - 【請求項7】請求項1乃至6のいずれか一において、上
記電極領域が金属及び多結晶半導体の積層膜からなる半
導体装置。 - 【請求項8】請求項1乃至7のいずれか一において、上
記第二領域の表面に第二導電型からなる第二の多結晶半
導体が接してある半導体装置。 - 【請求項9】シリコン基板表面に、第一のシリコン酸化
膜,シリコン窒化膜,第一の多結晶シリコン,第二のシ
リコン酸化膜を順次形成する工程と、選択的に同一領域
のみ上記第二のシリコン酸化膜,第一の多結晶シリコ
ン,シリコン窒化膜を除去する工程と、上記シリコン窒
化膜を横方向に一定量除去する工程と、露出した第一の
シリコン酸化膜を除去してシリコン基板表面を露出する
工程と、露出したシリコン表面にエピタキシャル層、そ
の他の表面に第二の多結晶シリコンを上記第一のシリコ
ン酸化膜と上記シリコン窒化膜とを重ねた厚さの1/2
以下の厚さで同時に堆積する工程と、全面に第三の多結
晶シリコンを堆積する工程と、上記第二,第三の多結晶
シリコンを重ねた厚さだけ上記第二,第三の多結晶シリ
コンを除去する工程と、第三のシリコン酸化膜を堆積し
て該第三のシリコン酸化膜の一部を除去することにより
側壁酸化膜を形成する工程と、第四の多結晶シリコンを
堆積する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01238594A JP3356857B2 (ja) | 1994-02-04 | 1994-02-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01238594A JP3356857B2 (ja) | 1994-02-04 | 1994-02-04 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07221117A JPH07221117A (ja) | 1995-08-18 |
JP3356857B2 true JP3356857B2 (ja) | 2002-12-16 |
Family
ID=11803807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01238594A Expired - Lifetime JP3356857B2 (ja) | 1994-02-04 | 1994-02-04 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3356857B2 (ja) |
-
1994
- 1994-02-04 JP JP01238594A patent/JP3356857B2/ja not_active Expired - Lifetime
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JPH07221117A (ja) | 1995-08-18 |
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