JP2856432B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2856432B2 JP2856432B2 JP14223189A JP14223189A JP2856432B2 JP 2856432 B2 JP2856432 B2 JP 2856432B2 JP 14223189 A JP14223189 A JP 14223189A JP 14223189 A JP14223189 A JP 14223189A JP 2856432 B2 JP2856432 B2 JP 2856432B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、エミッタ領域を共通として横方向に形成
された一対のバイポーラトランジスタからなる半導体装
置に関する。
された一対のバイポーラトランジスタからなる半導体装
置に関する。
（従来の技術） 従来、コレクタ−基板間容量（CTS）を低減する目的
で提案されたバイポーラトランジスタとしては、例えば
第５図に示す断面構造のものがある。
で提案されたバイポーラトランジスタとしては、例えば
第５図に示す断面構造のものがある。
第５図に示すバイポーラトランジスタは、Ｐ型のシリ
コン基板１側の下部にN+型のエミッタ領域２が形成さ
れ、周囲にP+型のベース領域３が形成されたＰ型のベー
ス領域４を介して基板１の上部にＮ型及びN+型のコレク
タ領域５が形成されており、酸化膜６によって周囲の素
子と絶縁分離されている。
コン基板１側の下部にN+型のエミッタ領域２が形成さ
れ、周囲にP+型のベース領域３が形成されたＰ型のベー
ス領域４を介して基板１の上部にＮ型及びN+型のコレク
タ領域５が形成されており、酸化膜６によって周囲の素
子と絶縁分離されている。
このような構造にあっては、コレクタ領域５と基板１
間の容量はなくなり、コレクタ応答が大幅に改善され、
動作速度を向上させることが可能となる。
間の容量はなくなり、コレクタ応答が大幅に改善され、
動作速度を向上させることが可能となる。
このような構造のバイポーラトランジスタを電流切換
形回路（CML:Current Mode Logic）に適用した例を、
第６図の断面構造図に示す。
形回路（CML:Current Mode Logic）に適用した例を、
第６図の断面構造図に示す。
第６図に示すCMLは、第５図に示した構造の一対のバ
イポーラトランジスタをエミッタ領域２を共通とし、酸
化膜６からなる素子分離領域を介して横方向に隣接して
形成したものである。
イポーラトランジスタをエミッタ領域２を共通とし、酸
化膜６からなる素子分離領域を介して横方向に隣接して
形成したものである。
このような構造にあっては、一対のバイポーラトラン
ジスタ間に素子分離領域を設けなければならない。この
素子分離領域は、第６図に示すその幅の最小寸法が製造
工程におけるリソグラフィ技術によって決定される。ま
た、コレクタ領域５上のコレクタ電極７とエミッタ領域
との位置合せには、ある程度の余裕が必要となるため、
第５図に示す酸化膜６間の寸法を狭めることは極めて困
難である。
ジスタ間に素子分離領域を設けなければならない。この
素子分離領域は、第６図に示すその幅の最小寸法が製造
工程におけるリソグラフィ技術によって決定される。ま
た、コレクタ領域５上のコレクタ電極７とエミッタ領域
との位置合せには、ある程度の余裕が必要となるため、
第５図に示す酸化膜６間の寸法を狭めることは極めて困
難である。
このため、第６図に示すCML構造にあっては、その占
有面積を縮少することに限界が生じる。
有面積を縮少することに限界が生じる。
一方、真性トランジスタ領域の幅寸法は、N+型のコレ
クタ領域５を形成するために酸化膜６に開口された開口
部の開口幅によって決定される。この開口幅はリソグラ
フィー技術に依存するため、その最小幅には限界があ
る。
クタ領域５を形成するために酸化膜６に開口された開口
部の開口幅によって決定される。この開口幅はリソグラ
フィー技術に依存するため、その最小幅には限界があ
る。
このため、ベース領域４の縮少にも限界が生じ、ベー
ス抵抗を低減を困難にしていた。
ス抵抗を低減を困難にしていた。
また、ベース領域４とエミッタ領域間及びベース領域
４とコレクタ領域５間の接合が、真性トランジスタ領域
となる部分以外にも存在するため、これらの接合に接合
容量が生じる。これらの接合容量は、接合面積に比例す
るため、その容量値は開口幅に依存することになる。し
たがって、これらの接合容量にあっても、ベース抵抗と
同様に低減が困難であり、リソグラフィ技術で規定され
る限界があった。
４とコレクタ領域５間の接合が、真性トランジスタ領域
となる部分以外にも存在するため、これらの接合に接合
容量が生じる。これらの接合容量は、接合面積に比例す
るため、その容量値は開口幅に依存することになる。し
たがって、これらの接合容量にあっても、ベース抵抗と
同様に低減が困難であり、リソグラフィ技術で規定され
る限界があった。
（発明が解決しようとする課題） このように、第５図に示したパイポーラトランジスタ
を第６図に示したように隣接形成して構成されたCML回
路にあっては、構造上及び製造技術上の理由から、スケ
ーリングによる回路面積の縮少化及びベース抵抗や接合
容量の低減化には限界が生じ、回路面積の縮少化、ベー
ス抵抗及び接合容量の低減を極めて困難にしていた。こ
のことは、高集積化や動作遅延時間の短縮化に大きな障
害となっていた。
を第６図に示したように隣接形成して構成されたCML回
路にあっては、構造上及び製造技術上の理由から、スケ
ーリングによる回路面積の縮少化及びベース抵抗や接合
容量の低減化には限界が生じ、回路面積の縮少化、ベー
ス抵抗及び接合容量の低減を極めて困難にしていた。こ
のことは、高集積化や動作遅延時間の短縮化に大きな障
害となっていた。
そこで、この発明は、上記に鑑みなされたものであ
り、その目的とするところは、構成の小型化及び動作速
度の高速化を図った一対のバイポーラトランジスタから
なる半導体装置を提供することにある。
り、その目的とするところは、構成の小型化及び動作速
度の高速化を図った一対のバイポーラトランジスタから
なる半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、絶縁膜上に
薄膜化されて形成された半導体膜の横方向に、それぞれ
のベース領域及びコレクタ領域が両側に形成されたエミ
ッタ領域を共通とする一対のバイポーラトランジスタが
形成されてなる半導体装置を提供する。
薄膜化されて形成された半導体膜の横方向に、それぞれ
のベース領域及びコレクタ領域が両側に形成されたエミ
ッタ領域を共通とする一対のバイポーラトランジスタが
形成されてなる半導体装置を提供する。
（作用） 上記構成において、この発明は、一対のバイポーラト
ランジスタを絶縁膜上に薄膜化された半導体膜を真性ト
ランジスタ領域として形成し、エミッタ領域を共通とし
てその両側にそれぞれトランジスタのベース領域及びコ
レクタ領域を横方向に配置形成するようにしている。
ランジスタを絶縁膜上に薄膜化された半導体膜を真性ト
ランジスタ領域として形成し、エミッタ領域を共通とし
てその両側にそれぞれトランジスタのベース領域及びコ
レクタ領域を横方向に配置形成するようにしている。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係る半導体装置の構造
を示す断面図である。同図は、SOI（Silicon On Insu
lator）膜にエミッタ領域を共通として形成された一対
のNPN型のバイポーラトランジスタの構造を示したもの
である。
を示す断面図である。同図は、SOI（Silicon On Insu
lator）膜にエミッタ領域を共通として形成された一対
のNPN型のバイポーラトランジスタの構造を示したもの
である。
第１図において、シリコン基板11上には、絶縁膜とな
るシリコンの酸化膜12が形成され、この酸化膜12上に
は、Ｎ型の単結晶シリコン膜（SOI膜）13が0.1μ程度に
薄膜化されて形成されている。
るシリコンの酸化膜12が形成され、この酸化膜12上に
は、Ｎ型の単結晶シリコン膜（SOI膜）13が0.1μ程度に
薄膜化されて形成されている。
SOI膜13には、その略中央部にN+型のエミッタ領域14
が形成され、エミッタ領域14を挾み込むようにその両側
に一対のベース領域15a,15bが、それぞれ分離されて形
成されている。それぞれのベース領域15a,15bの外側
に、すなわち、それぞれのベース領域15a,15bを共通の
エミッタ領域14とで挾み込むように、Ｎ型及びN+型から
なる一対のコレクタ領域16a,16bがそれぞれ分離されて
形成されている。
が形成され、エミッタ領域14を挾み込むようにその両側
に一対のベース領域15a,15bが、それぞれ分離されて形
成されている。それぞれのベース領域15a,15bの外側
に、すなわち、それぞれのベース領域15a,15bを共通の
エミッタ領域14とで挾み込むように、Ｎ型及びN+型から
なる一対のコレクタ領域16a,16bがそれぞれ分離されて
形成されている。
これにより、一対のバイポーラトランジスタは、共通
のエミッタ領域14、ベース領域15a、コレクタ領域16aか
らなる一方のバイポーラトランジスタと、共通のエミッ
タ領域14、ベース領域15b、コレクタ領域16bからなる他
方のバイポーラトランジスタが、SOI膜13の横方向に平
面的に形成されて構成されている。
のエミッタ領域14、ベース領域15a、コレクタ領域16aか
らなる一方のバイポーラトランジスタと、共通のエミッ
タ領域14、ベース領域15b、コレクタ領域16bからなる他
方のバイポーラトランジスタが、SOI膜13の横方向に平
面的に形成されて構成されている。
エミッタ領域14上には、この領域が真性エミッタ領域
となるのに対して、外部エミッタ領域となるN+型の多結
晶シリコン膜17が形成され、この多結晶シリコン膜17上
にエミッタ電極18が形成されている。
となるのに対して、外部エミッタ領域となるN+型の多結
晶シリコン膜17が形成され、この多結晶シリコン膜17上
にエミッタ電極18が形成されている。
それぞれのベース領域15a,15b上には、これらの領域
が真性ベース領域となるのに対して、外部ベース領域と
なるP+型の多結晶シリコン膜19a,19bが、シリコンの酸
化膜20及び窒化膜21により周囲と絶縁されて形成されて
いる。それぞれの多結晶シリコン膜19a,19b上には、ベ
ース電極22a,22bが形成されている。
が真性ベース領域となるのに対して、外部ベース領域と
なるP+型の多結晶シリコン膜19a,19bが、シリコンの酸
化膜20及び窒化膜21により周囲と絶縁されて形成されて
いる。それぞれの多結晶シリコン膜19a,19b上には、ベ
ース電極22a,22bが形成されている。
N+型のそれぞれのコレクタ領域16には、コレクタ電極
23a,23bが形成されている。
23a,23bが形成されている。
次に、上記構造の一製造方法を第２図に示す工程断面
図を用いて説明する。
図を用いて説明する。
まず、シリコン基板11上に熱酸化法により酸化膜12を
形成した後、この酸化膜12上にＮ型の不純物を1016cm-3
程度含むシリコンの単結晶膜を1000Å程度の厚さに薄膜
化して堆積形成する。続いて、この単結晶膜を形成しよ
うとする一対のバイポーラトランジスタにおける真性ト
ランジスタ領域の寸法に応じてパターニングして、SOI
膜13を形成する（第２図（ａ））。
形成した後、この酸化膜12上にＮ型の不純物を1016cm-3
程度含むシリコンの単結晶膜を1000Å程度の厚さに薄膜
化して堆積形成する。続いて、この単結晶膜を形成しよ
うとする一対のバイポーラトランジスタにおける真性ト
ランジスタ領域の寸法に応じてパターニングして、SOI
膜13を形成する（第２図（ａ））。
次に、SOI膜13の表面に酸化膜20を200Å程度の厚さに
形成する。続いて、全面にシリコンの窒化膜21を500Å
程度の厚さに形成する（第２図（ｂ））。
形成する。続いて、全面にシリコンの窒化膜21を500Å
程度の厚さに形成する（第２図（ｂ））。
次に、窒化膜21上にレジストパターン24を形成し、こ
れをマスクとしてＮ型の不純物となるAsをSOI膜13に高
程度にイオン注入して、N+型のコレクタ領域16a,16bをS
OI膜13の両端部に形成する（第２図（ｃ））。
れをマスクとしてＮ型の不純物となるAsをSOI膜13に高
程度にイオン注入して、N+型のコレクタ領域16a,16bをS
OI膜13の両端部に形成する（第２図（ｃ））。
次に、レジストパターン24を除去した後、全面にボロ
ンを不純物として1019cm-3程度含むP+型の多結晶シリコ
ン膜19を形成する。その後、SOI膜13の略中央部上の多
結晶シリコン膜19に開口部25をRIE法により形成する。
続いて、多結晶シリコン膜19の表面に熱酸化法により酸
化膜20を形成する（第２図（ｄ））。
ンを不純物として1019cm-3程度含むP+型の多結晶シリコ
ン膜19を形成する。その後、SOI膜13の略中央部上の多
結晶シリコン膜19に開口部25をRIE法により形成する。
続いて、多結晶シリコン膜19の表面に熱酸化法により酸
化膜20を形成する（第２図（ｄ））。
次に、開口部25の下部及び多結晶シリコン膜19の両端
下部の窒化膜21及び酸化膜20をウエットエッチング法に
よって除去する。その後、多結晶シリコンを全面に堆積
形成し、P+型の多結晶シリコン膜19の両端下部とSOI膜1
3との間に堆積された多結晶シリコン膜26が残存するよ
うに、堆積された多結晶シリコンをエッチバック法によ
りエッチング除去する（第２図（ｅ））。
下部の窒化膜21及び酸化膜20をウエットエッチング法に
よって除去する。その後、多結晶シリコンを全面に堆積
形成し、P+型の多結晶シリコン膜19の両端下部とSOI膜1
3との間に堆積された多結晶シリコン膜26が残存するよ
うに、堆積された多結晶シリコンをエッチバック法によ
りエッチング除去する（第２図（ｅ））。
次に、熱酸化法によりP+型の多結晶シリコン膜19の両
端下部に形成されたそれぞれの多結晶シリコン膜26の側
壁に酸化膜20を形成する。この熱処理によって、酸化膜
20の形成と同時に、P+型の多結晶シリコン膜19に導入さ
れたボロンをSOI膜13中に拡散させる。これにより、一
対のＰ型のベース領域15a,15bをSOI膜13に形成する。続
いて、上記の熱酸化により開口部25下の表面に形成され
た酸化膜（図示せず）を除去した後、リンを不純物とし
て1021cm-3程度含む不純物濃度の高い多結晶シリコン膜
17を開口部25が埋込まれるように全面に堆積形成する。
その後、開口部25に埋込まれた多結晶シリコン膜17の高
さが酸化膜20の表面と同程度となるように、堆積形成さ
れた多結晶シリコン膜17をエッチバック法によりエッチ
ング除去する。ひき続いて、開口部25内に形成された多
結晶シリコン膜17からリンを熱アニールによりSOI膜13
に拡散させる。これにより、Ｐ型のベース領域15a,15b
間にそれぞれの領域と接合されるN+型のエミッタ領域14
を形成する。その後、エミッタ領域14上を略中央として
Ｎ型のコレクタ領域16a,16b上の表面にわたってレジス
トパターン27を形成する（第２図（ｆ））。
端下部に形成されたそれぞれの多結晶シリコン膜26の側
壁に酸化膜20を形成する。この熱処理によって、酸化膜
20の形成と同時に、P+型の多結晶シリコン膜19に導入さ
れたボロンをSOI膜13中に拡散させる。これにより、一
対のＰ型のベース領域15a,15bをSOI膜13に形成する。続
いて、上記の熱酸化により開口部25下の表面に形成され
た酸化膜（図示せず）を除去した後、リンを不純物とし
て1021cm-3程度含む不純物濃度の高い多結晶シリコン膜
17を開口部25が埋込まれるように全面に堆積形成する。
その後、開口部25に埋込まれた多結晶シリコン膜17の高
さが酸化膜20の表面と同程度となるように、堆積形成さ
れた多結晶シリコン膜17をエッチバック法によりエッチ
ング除去する。ひき続いて、開口部25内に形成された多
結晶シリコン膜17からリンを熱アニールによりSOI膜13
に拡散させる。これにより、Ｐ型のベース領域15a,15b
間にそれぞれの領域と接合されるN+型のエミッタ領域14
を形成する。その後、エミッタ領域14上を略中央として
Ｎ型のコレクタ領域16a,16b上の表面にわたってレジス
トパターン27を形成する（第２図（ｆ））。
次に、レジストパターン27をマスクとして、RIE法に
より酸化膜20、P+型の多結晶シリコン膜19及び窒化膜21
をエッチング除去する。その後、P+型の多結晶シリコン
膜の露出された側壁に酸化膜20を形成する。これによ
り、周囲を酸化膜20及び窒化膜21で囲まれた多結晶シリ
コン膜19a,19bからなるそれぞれの外部ベース領域が形
成される（第２図（ｇ））。
より酸化膜20、P+型の多結晶シリコン膜19及び窒化膜21
をエッチング除去する。その後、P+型の多結晶シリコン
膜の露出された側壁に酸化膜20を形成する。これによ
り、周囲を酸化膜20及び窒化膜21で囲まれた多結晶シリ
コン膜19a,19bからなるそれぞれの外部ベース領域が形
成される（第２図（ｇ））。
次に、レジストパターン27を除去した後、それぞれの
多結晶シリコン膜19a,19b上の一部の酸化膜20を開口
し、それぞれの多結晶シリコン膜19a,19bにベース電極2
2a,22bを形成する。また、N+型のコレクタ領域16a,16b
を被覆している酸化膜20の一部を除去して、それぞれの
N+型のコレクタ領域16a,16bにコレクタ電極23a,23bを形
成する。さらに、N+型の多結晶シリコン膜17上にエミッ
タ電極18を形成し、第１図に示す構造の一対のバイポー
ラトランジスタが完成する（第２図（ｈ））。
多結晶シリコン膜19a,19b上の一部の酸化膜20を開口
し、それぞれの多結晶シリコン膜19a,19bにベース電極2
2a,22bを形成する。また、N+型のコレクタ領域16a,16b
を被覆している酸化膜20の一部を除去して、それぞれの
N+型のコレクタ領域16a,16bにコレクタ電極23a,23bを形
成する。さらに、N+型の多結晶シリコン膜17上にエミッ
タ電極18を形成し、第１図に示す構造の一対のバイポー
ラトランジスタが完成する（第２図（ｈ））。
このようにして製造される第１図に示す構造にあって
は、SOI膜13で形成された一対のバイポーラトランジス
タにおける真性トランジスタ領域の幅に相当するその膜
厚が、既存の製造技術では0.1μ程度にまで容易に薄膜
化が可能となる。さらに、真性ベース領域15a,15bは、
外部ベース領域となる多結晶シリコン膜19a,19bからの
拡散速度の速いボロンの拡散によってＰ型に不純物化さ
れる。これらのことから、ベース領域15a,15bは高濃度
化が可能となり、ベース抵抗を低減することができる。
は、SOI膜13で形成された一対のバイポーラトランジス
タにおける真性トランジスタ領域の幅に相当するその膜
厚が、既存の製造技術では0.1μ程度にまで容易に薄膜
化が可能となる。さらに、真性ベース領域15a,15bは、
外部ベース領域となる多結晶シリコン膜19a,19bからの
拡散速度の速いボロンの拡散によってＰ型に不純物化さ
れる。これらのことから、ベース領域15a,15bは高濃度
化が可能となり、ベース抵抗を低減することができる。
また、真性トランジスタ領域となるSOI膜13は、その
周囲の大部分が絶縁膜で覆われているため、トランジス
タを構成するそれぞれの領域の寄生容量が低減される。
周囲の大部分が絶縁膜で覆われているため、トランジス
タを構成するそれぞれの領域の寄生容量が低減される。
さらに、ベース領域15a,15bとエミッタ領域14との接
合面積及び、ベース領域15a,15bとコレクタ領域16a,16b
との接合面積は、SOI膜13の膜厚で決定され、この膜厚
を薄膜化することが可能であることから、それぞれの領
域の接合容量が低減される。
合面積及び、ベース領域15a,15bとコレクタ領域16a,16b
との接合面積は、SOI膜13の膜厚で決定され、この膜厚
を薄膜化することが可能であることから、それぞれの領
域の接合容量が低減される。
この結果、これらベース抵抗と接合及び寄生容量の低
減により、高速動作が可能となる。
減により、高速動作が可能となる。
一方、一対のバイポーラトランジスタは、それぞれの
ベース領域15a,15b及びコレクタ領域16a,16bが共通のエ
ミッタ領域14によって分離されている。したがって、従
来構造のように両トランジスタを分離するための分離領
域を必要としない。すなわち、エミッタ領域14が両バイ
ポーラトランジスタの分離領域を兼用していることにな
る。これにより、一対のバイポーラトランジスタからな
るCML回路の回路面積は、基本的にトランジスタの真性
領域の面積によって決定されるので、回路面積の縮少化
が可能となる。
ベース領域15a,15b及びコレクタ領域16a,16bが共通のエ
ミッタ領域14によって分離されている。したがって、従
来構造のように両トランジスタを分離するための分離領
域を必要としない。すなわち、エミッタ領域14が両バイ
ポーラトランジスタの分離領域を兼用していることにな
る。これにより、一対のバイポーラトランジスタからな
るCML回路の回路面積は、基本的にトランジスタの真性
領域の面積によって決定されるので、回路面積の縮少化
が可能となる。
次に、この発明の他の実施例を説明する。
第３図はこの発明の他の実施例の構造を示す断面図で
ある。
ある。
この実施例の特徴とするところは、第１図に示した構
造に対して、Ｐ型のシリコン基板31中に形成されたＮ型
の高濃度な不純物領域32を種部として、酸化膜12中のN+
型の不純物領域33及びSOI膜13を形成したことにある。
なお、第３図において、第１図と同符号のものは同一機
能を有するものであり、その説明は省略する。
造に対して、Ｐ型のシリコン基板31中に形成されたＮ型
の高濃度な不純物領域32を種部として、酸化膜12中のN+
型の不純物領域33及びSOI膜13を形成したことにある。
なお、第３図において、第１図と同符号のものは同一機
能を有するものであり、その説明は省略する。
このような構造にあっては、前記実施例と同様の効果
を得ることができるとともに、SOI膜13の略中央部に形
成されるエミッタ領域14がN+型の不純物領域32,33と一
体化されて、トランジスタの動作時に発生する熱が基板
31に効率良く伝導されるため、熱によるトランジスタの
加熱が抑制され、熱に対して動作の安定性を図ることが
できる。
を得ることができるとともに、SOI膜13の略中央部に形
成されるエミッタ領域14がN+型の不純物領域32,33と一
体化されて、トランジスタの動作時に発生する熱が基板
31に効率良く伝導されるため、熱によるトランジスタの
加熱が抑制され、熱に対して動作の安定性を図ることが
できる。
次に、第３図に示す構造の一製造方法を第４図に示す
工程断面図を参照して説明する。
工程断面図を参照して説明する。
まず、Ｐ型のシリコン基板31にＮ型の不純物を選択的
にイオン注入して、N+型の不純物領域33をシリコン基板
31中に形成する。続いて、シリコン基板31の表面に酸化
膜12を堆積形成した後、不純物領域33上に形成された酸
化膜12の一部を除去して、開口部を設ける。その後、不
純物領域33を種部として固相エピタキシャル法により、
Ｎ型のシリコン単結晶膜（SOI膜）13を成長形成する
（第４図（ａ））。
にイオン注入して、N+型の不純物領域33をシリコン基板
31中に形成する。続いて、シリコン基板31の表面に酸化
膜12を堆積形成した後、不純物領域33上に形成された酸
化膜12の一部を除去して、開口部を設ける。その後、不
純物領域33を種部として固相エピタキシャル法により、
Ｎ型のシリコン単結晶膜（SOI膜）13を成長形成する
（第４図（ａ））。
次に、第２図（ｂ）乃至第２図（ｅ）と同様な第４図
（ｂ）乃至第４図（ｅ）に示す工程を経て、第４図
（ｅ）に示す構造を得る。
（ｂ）乃至第４図（ｅ）に示す工程を経て、第４図
（ｅ）に示す構造を得る。
次に、第２図（ｆ）に示したと同様にして、ベース領
域15a,15b及びエミッタ領域14を形成する。その後、エ
ミッタ領域14上を略中央として開口部が埋込まれてＮ型
のコレクタ領域16a,16b上の表面にわたってレジストパ
ターン34を形成する（第４図（ｆ））。
域15a,15b及びエミッタ領域14を形成する。その後、エ
ミッタ領域14上を略中央として開口部が埋込まれてＮ型
のコレクタ領域16a,16b上の表面にわたってレジストパ
ターン34を形成する（第４図（ｆ））。
次に、第２図（ｇ）に示したと同様の工程を経て、第
４図（ｇ）に示すようなエミッタ領域14上に酸化膜20が
形成された構造を得る。
４図（ｇ）に示すようなエミッタ領域14上に酸化膜20が
形成された構造を得る。
次に、第２図（ｈ）で示したと同様の工程を経て、ベ
ース電極22a,22b及びコレクタ電極23a,23bを形成し、第
３図に示す構造の一対のバイポーラトランジスタが形成
される（第４図（ｈ））。
ース電極22a,22b及びコレクタ電極23a,23bを形成し、第
３図に示す構造の一対のバイポーラトランジスタが形成
される（第４図（ｈ））。
［発明の効果］ 以上説明したように、この発明によれば、絶縁膜上に
薄膜化されて形成された半導体膜を真性トランジスタ領
域とし、エミッタ領域を共通としてその両側にそれぞれ
のバイポーラトランジスタのベース領域及びコレクタ領
域を横方向に形成するようにしたので、一対のバイポー
ラトランジスタを形成するための占有面積を縮少化する
ことが可能となり、高集積化に寄与することができる。
また、ベース抵抗及び接合容量や寄生容量を低減するこ
とが可能となり、これにより、動作速度の高速化を図る
ことができる。
薄膜化されて形成された半導体膜を真性トランジスタ領
域とし、エミッタ領域を共通としてその両側にそれぞれ
のバイポーラトランジスタのベース領域及びコレクタ領
域を横方向に形成するようにしたので、一対のバイポー
ラトランジスタを形成するための占有面積を縮少化する
ことが可能となり、高集積化に寄与することができる。
また、ベース抵抗及び接合容量や寄生容量を低減するこ
とが可能となり、これにより、動作速度の高速化を図る
ことができる。
第１図はこの発明の一実施例を示す構造断面図、第２図
は第１図に示す構造の一製造方法を示す工程断面図、第
３図はこの発明の他の実施例を示す構造断面図、第４図
は第３図に示す構造の一製造方法を示す工程断面図、第
５図は従来のバイポーラトランジスタの構造を示す断面
図、第６図は従来のCMLの構造を示す断面図である。 11,31……シリコン基板、 12,20……酸化膜、13……SOI膜 14……エミッタ領域、 15a,15b……ベース領域、 16a,16b……コレクタ領域、 17,19,26……多結晶シリコン膜、 21……窒化膜、 32,33……N+型の不純物領域。
は第１図に示す構造の一製造方法を示す工程断面図、第
３図はこの発明の他の実施例を示す構造断面図、第４図
は第３図に示す構造の一製造方法を示す工程断面図、第
５図は従来のバイポーラトランジスタの構造を示す断面
図、第６図は従来のCMLの構造を示す断面図である。 11,31……シリコン基板、 12,20……酸化膜、13……SOI膜 14……エミッタ領域、 15a,15b……ベース領域、 16a,16b……コレクタ領域、 17,19,26……多結晶シリコン膜、 21……窒化膜、 32,33……N+型の不純物領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/72 H01L 27/06 H01L 27/08
Claims (1)
- 【請求項１】絶縁膜上に薄膜化されて形成された半導体
膜の横方向に、それぞれのベース領域及びコレクタ領域
が両側に形成されたエミッタ領域を共通とする一対のバ
イポーラトランジスタが形成されてなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14223189A JP2856432B2 (ja) | 1989-06-06 | 1989-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14223189A JP2856432B2 (ja) | 1989-06-06 | 1989-06-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH038341A JPH038341A (ja) | 1991-01-16 |
| JP2856432B2 true JP2856432B2 (ja) | 1999-02-10 |
Family
ID=15310475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14223189A Expired - Fee Related JP2856432B2 (ja) | 1989-06-06 | 1989-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856432B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376823A (en) * | 1991-03-15 | 1994-12-27 | Fujitsu Limited | Lateral bipolar transistor and method of producing the same |
| JP3258123B2 (ja) * | 1993-03-15 | 2002-02-18 | 株式会社東芝 | 半導体装置 |
-
1989
- 1989-06-06 JP JP14223189A patent/JP2856432B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH038341A (ja) | 1991-01-16 |
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