JPH06151442A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH06151442A JPH06151442A JP29575792A JP29575792A JPH06151442A JP H06151442 A JPH06151442 A JP H06151442A JP 29575792 A JP29575792 A JP 29575792A JP 29575792 A JP29575792 A JP 29575792A JP H06151442 A JPH06151442 A JP H06151442A
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Abstract
(57)【要約】
【目的】コレクタ・ベース間寄生容量が極力小さて周波
数特性が良好であり、しかも、電流容量の大きいラテラ
ル構造のバイポーラトランジスタを有する半導体集積回
路を提供する。 【構成】第１導電型の半導体基板１と、半導体基板の表
面に形成され、半導体基板の表面にほぼ垂直な方向に形
成された素子分離用の第１の溝１０により複数領域に分
離された第２導電型の第１の半導体領域（２、３）と、
第１の半導体領域内で第１の溝に接して形成された第１
導電型の第２の半導体領域９１と、第１の半導体領域内
で第２の半導体領域と対向して形成された第１導電型の
第３の半導体領域９２とを具備することを特徴とする。
数特性が良好であり、しかも、電流容量の大きいラテラ
ル構造のバイポーラトランジスタを有する半導体集積回
路を提供する。 【構成】第１導電型の半導体基板１と、半導体基板の表
面に形成され、半導体基板の表面にほぼ垂直な方向に形
成された素子分離用の第１の溝１０により複数領域に分
離された第２導電型の第１の半導体領域（２、３）と、
第１の半導体領域内で第１の溝に接して形成された第１
導電型の第２の半導体領域９１と、第１の半導体領域内
で第２の半導体領域と対向して形成された第１導電型の
第３の半導体領域９２とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路および
その製造方法に係り、特に高周波用のバイポートランジ
スタの構造およびその形成方法に関する。
その製造方法に係り、特に高周波用のバイポートランジ
スタの構造およびその形成方法に関する。
【０００２】
【従来の技術】従来、高周波用ＰＮＰトランジスタとし
て、ラテラル（横型）ＰＮＰトランジスタが最もよく使
用されている。図６は、従来のラテラルＰＮＰトランジ
スタの断面構造を示している。
て、ラテラル（横型）ＰＮＰトランジスタが最もよく使
用されている。図６は、従来のラテラルＰＮＰトランジ
スタの断面構造を示している。
【０００３】ここで、４０はＰ型基板、４１はＮ型埋め
込み層、４２はＰ型エピタキシャル層、４３はベース領
域用のＮ型ウェル、４４は素子分離用のフィールド絶縁
膜、４５は基板表面の一部に形成された薄い酸化膜、４
６はエミッタ開口を規定するポリシリコン・サイドウォ
ール、４７はベース電極コンタクト領域（Ｎ型拡散領
域）、４８はコレクタ領域（Ｐ+ 拡散領域）、４９はエ
ミッタ領域（Ｐ+ 拡散領域）、５０は層間絶縁膜（エミ
ッタ開口側壁部の絶縁膜を含む）、５１はベース電極、
５２はコレクタ電極、５３はエミッタ電極である。
込み層、４２はＰ型エピタキシャル層、４３はベース領
域用のＮ型ウェル、４４は素子分離用のフィールド絶縁
膜、４５は基板表面の一部に形成された薄い酸化膜、４
６はエミッタ開口を規定するポリシリコン・サイドウォ
ール、４７はベース電極コンタクト領域（Ｎ型拡散領
域）、４８はコレクタ領域（Ｐ+ 拡散領域）、４９はエ
ミッタ領域（Ｐ+ 拡散領域）、５０は層間絶縁膜（エミ
ッタ開口側壁部の絶縁膜を含む）、５１はベース電極、
５２はコレクタ電極、５３はエミッタ電極である。
【０００４】上記ラテラルＰＮＰトランジスタは、エミ
ッタより注入されたホールを効率よく集めるために、コ
レクタがエミッタを囲む構造になっているが、コレクタ
のエミッタ側とは反対側におけるベース接合によるコレ
クタ・ベース間寄生容量をいかに小さくするかが課題で
あった。
ッタより注入されたホールを効率よく集めるために、コ
レクタがエミッタを囲む構造になっているが、コレクタ
のエミッタ側とは反対側におけるベース接合によるコレ
クタ・ベース間寄生容量をいかに小さくするかが課題で
あった。
【０００５】また、エミッタ底面から注入されたホール
はベース電流となり、電流増幅率ｈｆｅを下げる原因と
なるので、ベース・エミッタ接合によるベース・エミッ
タ間寄生容量を小さくするためにも、エミッタ底面積を
小さくすることも課題であった。さらに、高周波特性を
良くするために、ベース・基板間の寄生容量を小さくす
ることも課題であった。
はベース電流となり、電流増幅率ｈｆｅを下げる原因と
なるので、ベース・エミッタ接合によるベース・エミッ
タ間寄生容量を小さくするためにも、エミッタ底面積を
小さくすることも課題であった。さらに、高周波特性を
良くするために、ベース・基板間の寄生容量を小さくす
ることも課題であった。
【０００６】以上の課題を解決するために、電極を兼ね
たポリシリコンからの拡散により極力小さいコレクタ、
エミッタを形成するセルフアライン技術を使用して、ラ
テラルＰＮＰトランジスタのコレクタ・ベース間寄生容
量、ベース・エミッタ間の寄生容量を極力小さくし、周
波数特性を改善する手法が用いられている。
たポリシリコンからの拡散により極力小さいコレクタ、
エミッタを形成するセルフアライン技術を使用して、ラ
テラルＰＮＰトランジスタのコレクタ・ベース間寄生容
量、ベース・エミッタ間の寄生容量を極力小さくし、周
波数特性を改善する手法が用いられている。
【０００７】しかし、この手法は、電流が少ない場合の
特性は改善されるが、電流を多く流したい場合には不向
きであった。その理由は、ラテラルＰＮＰトランジスタ
で流せる電流は基本的にはエミッタ拡散の側面の面積で
規制されるからである。
特性は改善されるが、電流を多く流したい場合には不向
きであった。その理由は、ラテラルＰＮＰトランジスタ
で流せる電流は基本的にはエミッタ拡散の側面の面積で
規制されるからである。
【０００８】
【発明が解決しようとする課題】上記したように従来の
ラテラルＰＮＰトランジスタの周波数特性を改善するた
めにセルフアライン技術を使用する手法は、電流容量の
大きいトランジスタには不向きであるという問題があっ
た。
ラテラルＰＮＰトランジスタの周波数特性を改善するた
めにセルフアライン技術を使用する手法は、電流容量の
大きいトランジスタには不向きであるという問題があっ
た。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、コレクタ・ベース間寄生容量が極力小さくて
周波数特性が良好であり、しかも、電流容量の大きいラ
テラル構造のバイポーラトランジスタを有する半導体集
積回路およびその製造方法を提供することを目的とす
る。
たもので、コレクタ・ベース間寄生容量が極力小さくて
周波数特性が良好であり、しかも、電流容量の大きいラ
テラル構造のバイポーラトランジスタを有する半導体集
積回路およびその製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、第１導電型の半導体基板と、この半導体基板の表面
に形成された第２導電型の第１の半導体領域と、この第
１の半導体領域の表面にほぼ垂直な方向に形成され、上
記第１の半導体領域を複数の領域に分離する素子分離用
の第１の溝と、前記第１の半導体領域内で上記第１の溝
に接して形成された第１導電型の第２の半導体領域と、
前記第１の半導体領域内で上記第２の半導体領域と対向
して形成された第１導電型の第３の半導体領域とを具備
することを特徴とする。
は、第１導電型の半導体基板と、この半導体基板の表面
に形成された第２導電型の第１の半導体領域と、この第
１の半導体領域の表面にほぼ垂直な方向に形成され、上
記第１の半導体領域を複数の領域に分離する素子分離用
の第１の溝と、前記第１の半導体領域内で上記第１の溝
に接して形成された第１導電型の第２の半導体領域と、
前記第１の半導体領域内で上記第２の半導体領域と対向
して形成された第１導電型の第３の半導体領域とを具備
することを特徴とする。
【００１１】また、本発明の半導体集積回路の製造方法
は、第１導電型の半導体基板に第１導電型の埋め込み層
を形成する工程と、上記半導体基板および埋め込み層の
上にエピタキシャル成長させ、第２導電型の第１の半導
体領域を形成する工程と、上記第１の半導体領域の上に
第１の絶縁膜を形成し、この絶縁膜のうちで溝を形成す
べき位置を開孔する工程と、上記工程により形成された
開孔部のうちの少なくとも一部から前記第１の半導体領
域に第１導電型の不純物を導入し、第２の半導体領域を
形成する工程と、前記開孔部から前記半導体基板に達す
る溝を形成し、この溝により前記第１の半導体領域を複
数に分離する工程と、前記第２の半導体領域を含む第２
導電型の半導体領域で第２の半導体領域に対向して第１
導電型の第３の半導体領域を形成する工程とを具備する
ことを特徴とする。
は、第１導電型の半導体基板に第１導電型の埋め込み層
を形成する工程と、上記半導体基板および埋め込み層の
上にエピタキシャル成長させ、第２導電型の第１の半導
体領域を形成する工程と、上記第１の半導体領域の上に
第１の絶縁膜を形成し、この絶縁膜のうちで溝を形成す
べき位置を開孔する工程と、上記工程により形成された
開孔部のうちの少なくとも一部から前記第１の半導体領
域に第１導電型の不純物を導入し、第２の半導体領域を
形成する工程と、前記開孔部から前記半導体基板に達す
る溝を形成し、この溝により前記第１の半導体領域を複
数に分離する工程と、前記第２の半導体領域を含む第２
導電型の半導体領域で第２の半導体領域に対向して第１
導電型の第３の半導体領域を形成する工程とを具備する
ことを特徴とする。
【００１２】
【作用】本発明の半導体集積回路は、第１の半導体領域
をベース、第２の半導体領域をコレクタ、第３の半導体
領域をエミッタとするラテラルＰＮＰトランジスタが形
成されている。そして、コレクタは素子分離用の第１の
溝に接して形成されているので、コレクタ・ベース接合
面は互いに向き合った電流に寄与する面だけとなり、不
必要なコレクタ・ベース間寄生容量が抑制される。
をベース、第２の半導体領域をコレクタ、第３の半導体
領域をエミッタとするラテラルＰＮＰトランジスタが形
成されている。そして、コレクタは素子分離用の第１の
溝に接して形成されているので、コレクタ・ベース接合
面は互いに向き合った電流に寄与する面だけとなり、不
必要なコレクタ・ベース間寄生容量が抑制される。
【００１３】また、本発明の半導体集積回路の製造方法
は、通常達成可能な微細化技術とセルフアライン技術の
範囲内で十分な性能を有するバイポーラトランジスタを
実現することが可能になる。
は、通常達成可能な微細化技術とセルフアライン技術の
範囲内で十分な性能を有するバイポーラトランジスタを
実現することが可能になる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１５】図１（ａ）乃至（ｄ）および図２（ａ）乃
至（ｃ）は、本発明の第１実施例に係るラテラルＰＮＰ
トランジスタの製造方法の主要工程における半導体ウェ
ハの断面構造を示している。
至（ｃ）は、本発明の第１実施例に係るラテラルＰＮＰ
トランジスタの製造方法の主要工程における半導体ウェ
ハの断面構造を示している。
【００１６】図３は、図１および図２の製法により形成
されたラテラルＰＮＰトランジスタの平面パターンの一
例を示しており、図３中のＢ−Ｂ線に沿う断面構造が図
２の（ｃ）に対応する。以下、図１乃至図３を参照して
ラテラルＰＮＰトランジスタの製造方法の第１実施例を
説明する。
されたラテラルＰＮＰトランジスタの平面パターンの一
例を示しており、図３中のＢ−Ｂ線に沿う断面構造が図
２の（ｃ）に対応する。以下、図１乃至図３を参照して
ラテラルＰＮＰトランジスタの製造方法の第１実施例を
説明する。
【００１７】まず、図１（ａ）に示すように、Ｐ型半導
体基板（例えばシリコン基板）１にＮ型埋め込み層２を
形成する。次に、上記半導体基板１およびＮ型埋め込み
層２の上にエピタキシャル成長させ、Ｎ型エピタキシャ
ル層（第１の半導体領域）３を形成する。
体基板（例えばシリコン基板）１にＮ型埋め込み層２を
形成する。次に、上記半導体基板１およびＮ型埋め込み
層２の上にエピタキシャル成長させ、Ｎ型エピタキシャ
ル層（第１の半導体領域）３を形成する。
【００１８】次に、上記エピタキシャル層３の上に第１
の絶縁膜を形成する。この際、エピタキシャル成長層３
の表面を酸化して熱酸化膜４を形成した後、シリコン窒
化膜５およびＣＶＤ（気相成長）酸化膜６を順次形成す
る。
の絶縁膜を形成する。この際、エピタキシャル成長層３
の表面を酸化して熱酸化膜４を形成した後、シリコン窒
化膜５およびＣＶＤ（気相成長）酸化膜６を順次形成す
る。
【００１９】次に、上記ＣＶＤ酸化膜６上にレジスト膜
を塗布し、露光、現像を行ってパターニングし、レジス
トパターン７を形成する。そして、このレジストパター
ン７をマスクとして前記ＣＶＤ酸化膜６、シリコン窒化
膜５および酸化膜４をエッチングすることにより、溝を
形成すべき位置を開孔して開孔部を形成する。
を塗布し、露光、現像を行ってパターニングし、レジス
トパターン７を形成する。そして、このレジストパター
ン７をマスクとして前記ＣＶＤ酸化膜６、シリコン窒化
膜５および酸化膜４をエッチングすることにより、溝を
形成すべき位置を開孔して開孔部を形成する。
【００２０】次に、前記レジストパターン７を除去した
後、図１（ｂ）に示すように、ＢＳＧ膜（ボロン・シリ
ケート・ガラス膜）８を堆積し、１０００℃、２時間の
熱拡散処理を行い開孔部底面の基板表面部にＰ型拡散層
（第２の半導体領域９１および第３の半導体領域９２）
を形成する。この場合、第２の半導体領域９２を含むＮ
型エピタキシャル層３における第２の半導体領域９２相
互間で第２の半導体領域９２に対向するように第３の半
導体領域９２を形成する。
後、図１（ｂ）に示すように、ＢＳＧ膜（ボロン・シリ
ケート・ガラス膜）８を堆積し、１０００℃、２時間の
熱拡散処理を行い開孔部底面の基板表面部にＰ型拡散層
（第２の半導体領域９１および第３の半導体領域９２）
を形成する。この場合、第２の半導体領域９２を含むＮ
型エピタキシャル層３における第２の半導体領域９２相
互間で第２の半導体領域９２に対向するように第３の半
導体領域９２を形成する。
【００２１】次に、図１（ｃ）に示すように、ＲＩＥ
（反応性イオンエッチング）を用いた異方性イオンエッ
チングにより、基板表面に第１の溝１０およびこれより
深さが浅い第２の溝１１を形成する。この際、第２の溝
１１となる部分の上をレジスト膜（図示せず）で覆い、
基板表面を３μｍ程度エッチングする。この後、上記レ
ジスト膜を剥離し、さらに、基板表面を２μｍ程度エッ
チングする。
（反応性イオンエッチング）を用いた異方性イオンエッ
チングにより、基板表面に第１の溝１０およびこれより
深さが浅い第２の溝１１を形成する。この際、第２の溝
１１となる部分の上をレジスト膜（図示せず）で覆い、
基板表面を３μｍ程度エッチングする。この後、上記レ
ジスト膜を剥離し、さらに、基板表面を２μｍ程度エッ
チングする。
【００２２】これにより、第１の溝１０を基板１に達す
るように形成し、この溝１０によりＮ型領域（エピタキ
シャル層３および埋め込み層２）を複数に分離（素子分
離）し、第２の溝１１をＮ型埋め込み層２に達するよう
に形成してＰＮＰトランジスタのベース取り出し用領域
とすることができる。
るように形成し、この溝１０によりＮ型領域（エピタキ
シャル層３および埋め込み層２）を複数に分離（素子分
離）し、第２の溝１１をＮ型埋め込み層２に達するよう
に形成してＰＮＰトランジスタのベース取り出し用領域
とすることができる。
【００２３】なお、上記ラテラルＰＮＰトランジスタと
同時に縦型ＮＰＮトランジスタを形成する場合には、第
２の溝を形成すると同時にＮＰＮトランジスタ用のコレ
クタ取り出し用領域を形成することができる。
同時に縦型ＮＰＮトランジスタを形成する場合には、第
２の溝を形成すると同時にＮＰＮトランジスタ用のコレ
クタ取り出し用領域を形成することができる。
【００２４】次に、図１（ｄ）に示すように、前記溝１
０、１１の中に熱酸化膜１３を形成した後、ボロンイオ
ンの注入により第１の溝１０の底面の基板表面部にチャ
ネルストッパー用のＰ型拡散層１４を形成する。この場
合、上記Ｐ型拡散層１４の濃度よりもＮ型埋め込み層２
の濃度が十分高いので、第２の溝１１の底面にはチャネ
ルストッパー用のＰ型拡散層１４が形成されない。
０、１１の中に熱酸化膜１３を形成した後、ボロンイオ
ンの注入により第１の溝１０の底面の基板表面部にチャ
ネルストッパー用のＰ型拡散層１４を形成する。この場
合、上記Ｐ型拡散層１４の濃度よりもＮ型埋め込み層２
の濃度が十分高いので、第２の溝１１の底面にはチャネ
ルストッパー用のＰ型拡散層１４が形成されない。
【００２５】続いて、基板上面にポリシリコン膜を前記
溝１０、１１の幅よりも薄く（１５０ｎｍ程度）堆積
し、溝１０、１１の側面にポリシリコン膜１５を残すよ
うに異方性イオンエッチングを行う。
溝１０、１１の幅よりも薄く（１５０ｎｍ程度）堆積
し、溝１０、１１の側面にポリシリコン膜１５を残すよ
うに異方性イオンエッチングを行う。
【００２６】この後、弗化アンモンなどを用いたウェッ
トエッチングにより、溝底部の熱酸化膜１３を除去す
る。これにより、後述する工程で溝内部に堆積するポリ
シリコンが基板１とコンタクトされるようになる。
トエッチングにより、溝底部の熱酸化膜１３を除去す
る。これにより、後述する工程で溝内部に堆積するポリ
シリコンが基板１とコンタクトされるようになる。
【００２７】次に、図２（ａ）に示すように、前記溝１
０、１１の内部を埋めるようにポリシリコン膜を基板上
面に２μｍ程度堆積させる。その後、表面研磨法によ
り、前記ＣＶＤ酸化膜６が表面に露呈するまで上記ポリ
シリコン膜をエッチングする。さらに、上記ＣＶＤ酸化
膜６を弗化アンモンなどによりエッチングした後、再
度、表面研磨法により、上記ポリシリコン膜を前記窒化
膜５の表面まで平坦化する。これにより、溝１０、１１
の内部に対応して埋め込まれたポリシリコン１６、１７
が残る。その後、イオン注入などにより、上記ポリシリ
コン１６、１７にリンなどのＮ型不純物をドープする。
０、１１の内部を埋めるようにポリシリコン膜を基板上
面に２μｍ程度堆積させる。その後、表面研磨法によ
り、前記ＣＶＤ酸化膜６が表面に露呈するまで上記ポリ
シリコン膜をエッチングする。さらに、上記ＣＶＤ酸化
膜６を弗化アンモンなどによりエッチングした後、再
度、表面研磨法により、上記ポリシリコン膜を前記窒化
膜５の表面まで平坦化する。これにより、溝１０、１１
の内部に対応して埋め込まれたポリシリコン１６、１７
が残る。その後、イオン注入などにより、上記ポリシリ
コン１６、１７にリンなどのＮ型不純物をドープする。
【００２８】さらに、図２（ｂ）に示すように、窒化膜
を約１００ｎｍ程度堆積し、パターニングを行って窒化
膜パターン１８を形成し、通常の選択酸化法と同様に約
８００ｎｍの酸化を行うことにより、フィールド領域１
９の基板および溝内のポリシリコン１６、１７の表面を
酸化する。
を約１００ｎｍ程度堆積し、パターニングを行って窒化
膜パターン１８を形成し、通常の選択酸化法と同様に約
８００ｎｍの酸化を行うことにより、フィールド領域１
９の基板および溝内のポリシリコン１６、１７の表面を
酸化する。
【００２９】その後、図２（ｃ）に示すように、基板上
面に絶縁膜２０を堆積し、コンタクトホールを開孔した
後、スパッタ法によりアルミニウム膜を蒸着し、パター
ニングを行うことにより、コレクタ電極（Ｃ）２１、ベ
ース電極（Ｂ）２２、エミッタ電極（Ｅ）２３を形成す
る。これにより、図３に示すような平面パターンを有す
るラテラルＰＮＰトランジスタが形成される。
面に絶縁膜２０を堆積し、コンタクトホールを開孔した
後、スパッタ法によりアルミニウム膜を蒸着し、パター
ニングを行うことにより、コレクタ電極（Ｃ）２１、ベ
ース電極（Ｂ）２２、エミッタ電極（Ｅ）２３を形成す
る。これにより、図３に示すような平面パターンを有す
るラテラルＰＮＰトランジスタが形成される。
【００３０】図３において、９１はコレクタ領域、９２
はエミッタ領域、１６は前記第１の溝１０内のポリシリ
コン領域、２１はコレクタ電極、２２はベース電極、２
３はエミッタ電極である。
はエミッタ領域、１６は前記第１の溝１０内のポリシリ
コン領域、２１はコレクタ電極、２２はベース電極、２
３はエミッタ電極である。
【００３１】図２（ｃ）および図３に示したように形成
されたラテラルＰＮＰトランジスタは、Ｐ型の半導体基
板１と、この半導体基板の表面に形成されたＮ型の第１
の半導体領域（２、３）と、この第１の半導体領域
（２、３）の表面にほぼ垂直な方向に形成され、上記第
１の半導体領域（２、３）を複数の領域に分離する素子
分離用の第１の溝１０と、前記第１の半導体領域（２、
３）内で上記第１の溝１０に接して形成されたＰ型の第
２の半導体領域９１と、前記第１の半導体領域（２、
３）の表面にほぼ垂直な方向に前記第１の溝１０よりも
深さが浅く、かつ、前記第２の半導体領域９１よりも深
く形成され、少なくとも内周面に絶縁体１３が形成され
た第２の溝１１と、前記第１の半導体領域（２、３）内
で上記第２の溝１１に接すると共に前記上記第２の半導
体領域９１と対向して形成されたＰ型の第３の半導体領
域９２と、前記第２の溝１１内に埋め込まれ、底面が前
記第１の半導体領域（２、３）にコンタクトする導電体
１７とを具備する。
されたラテラルＰＮＰトランジスタは、Ｐ型の半導体基
板１と、この半導体基板の表面に形成されたＮ型の第１
の半導体領域（２、３）と、この第１の半導体領域
（２、３）の表面にほぼ垂直な方向に形成され、上記第
１の半導体領域（２、３）を複数の領域に分離する素子
分離用の第１の溝１０と、前記第１の半導体領域（２、
３）内で上記第１の溝１０に接して形成されたＰ型の第
２の半導体領域９１と、前記第１の半導体領域（２、
３）の表面にほぼ垂直な方向に前記第１の溝１０よりも
深さが浅く、かつ、前記第２の半導体領域９１よりも深
く形成され、少なくとも内周面に絶縁体１３が形成され
た第２の溝１１と、前記第１の半導体領域（２、３）内
で上記第２の溝１１に接すると共に前記上記第２の半導
体領域９１と対向して形成されたＰ型の第３の半導体領
域９２と、前記第２の溝１１内に埋め込まれ、底面が前
記第１の半導体領域（２、３）にコンタクトする導電体
１７とを具備する。
【００３２】即ち、第１の半導体領域（２、３）をベー
ス、第２の半導体領域９１をコレクタ、第３の半導体領
域９２をエミッタとするラテラルＰＮＰトランジスタが
形成されている。そして、コレクタ９１は素子分離用の
第１の溝１０に接して形成されているので、コレクタ・
ベース接合面は互いに向き合った電流に寄与する面だけ
となり、不必要なコレクタ・ベース間寄生容量が抑制さ
れる。
ス、第２の半導体領域９１をコレクタ、第３の半導体領
域９２をエミッタとするラテラルＰＮＰトランジスタが
形成されている。そして、コレクタ９１は素子分離用の
第１の溝１０に接して形成されているので、コレクタ・
ベース接合面は互いに向き合った電流に寄与する面だけ
となり、不必要なコレクタ・ベース間寄生容量が抑制さ
れる。
【００３３】同様に、エミッタ９２は第２の溝１１に接
して形成されているので、ベース・エミッタ接合面は互
いに向き合った電流に寄与する面だけとなり、不必要な
ベース・エミッタ間寄生容量が抑制される。その結果、
従来のラテラルＰＮＰトランジスタと比べて、周波数特
性、電流特性が向上する。
して形成されているので、ベース・エミッタ接合面は互
いに向き合った電流に寄与する面だけとなり、不必要な
ベース・エミッタ間寄生容量が抑制される。その結果、
従来のラテラルＰＮＰトランジスタと比べて、周波数特
性、電流特性が向上する。
【００３４】また、上記したようなバイポーラ・トラン
ジスタの製造方法によれば、通常達成可能な微細化技術
とセルフアライン技術の範囲内で十分な性能を有するバ
イポーラトランジスタを実現することができる。
ジスタの製造方法によれば、通常達成可能な微細化技術
とセルフアライン技術の範囲内で十分な性能を有するバ
イポーラトランジスタを実現することができる。
【００３５】図４（ａ）乃至（ｄ）および図５（ａ）乃
至（ｃ）は、本発明の第２実施例に係るラテラルＰＮＰ
トランジスタの製造方法の主要工程における半導体ウェ
ハの断面構造を示している。以下、上記製造方法の第２
実施例を説明する。まず、図４（ａ）に示すように、図
１（ａ）を参照して前述した工程と同様の工程を実施す
る。
至（ｃ）は、本発明の第２実施例に係るラテラルＰＮＰ
トランジスタの製造方法の主要工程における半導体ウェ
ハの断面構造を示している。以下、上記製造方法の第２
実施例を説明する。まず、図４（ａ）に示すように、図
１（ａ）を参照して前述した工程と同様の工程を実施す
る。
【００３６】即ち、Ｐ型シリコン基板１にＮ型埋め込み
層２を形成し、その上にＮ型エピタキシャル層３を形成
する。次に、上記エピタキシャル層３の上に熱酸化膜
４、シリコン窒化膜５およびＣＶＤ酸化膜６を順次形成
する。次に、上記ＣＶＤ酸化膜６上にレジストパターン
７を形成する。そして、このレジストパターン７をマス
クとして前記ＣＶＤ酸化膜６、シリコン窒化膜５および
酸化膜４を開孔する。
層２を形成し、その上にＮ型エピタキシャル層３を形成
する。次に、上記エピタキシャル層３の上に熱酸化膜
４、シリコン窒化膜５およびＣＶＤ酸化膜６を順次形成
する。次に、上記ＣＶＤ酸化膜６上にレジストパターン
７を形成する。そして、このレジストパターン７をマス
クとして前記ＣＶＤ酸化膜６、シリコン窒化膜５および
酸化膜４を開孔する。
【００３７】次に、前記レジストパターン７を除去した
後、図４（ｂ）に示すように、ＲＩＥを用いた異方性イ
オンエッチングにより基板表面に第１の溝１０およびこ
れより深さが浅い第２の溝１１を形成する。この際、第
２の溝１１となる部分の上をレジスト膜で覆い、基板表
面を３μｍ程度エッチングする。この後、上記レジスト
膜を剥離し、さらに、基板表面を２μｍ程度エッチング
する。これにより、第１の溝１０を基板に達するように
形成し、この第１の溝１０により前記Ｎ型エピタキシャ
ル層３を素子分離し、第２の溝１１をＮ型埋め込み層２
に達するように形成してＰＮＰトランジスタのベース取
り出し用とすることができる。この後、前記溝１０、１
１の中に熱酸化膜１３を形成する。
後、図４（ｂ）に示すように、ＲＩＥを用いた異方性イ
オンエッチングにより基板表面に第１の溝１０およびこ
れより深さが浅い第２の溝１１を形成する。この際、第
２の溝１１となる部分の上をレジスト膜で覆い、基板表
面を３μｍ程度エッチングする。この後、上記レジスト
膜を剥離し、さらに、基板表面を２μｍ程度エッチング
する。これにより、第１の溝１０を基板に達するように
形成し、この第１の溝１０により前記Ｎ型エピタキシャ
ル層３を素子分離し、第２の溝１１をＮ型埋め込み層２
に達するように形成してＰＮＰトランジスタのベース取
り出し用とすることができる。この後、前記溝１０、１
１の中に熱酸化膜１３を形成する。
【００３８】次に、図４（ｃ）に示すように、ボロンイ
オンＢ+ の注入により第１の溝１０の底面の基板表面部
にチャネルストッパー用のＰ型拡散層１４を形成する。
この際、イオン注入を基板上面に対して７〜４５度傾け
て行うことにより、溝１０、１１の側面にもボロンイオ
ンが注入された第２の半導体領域９１ａおよび第３の半
導体領域９２ａを形成する。この場合、上記Ｐ型拡散層
１４の濃度よりもＮ型埋め込み層２の濃度が十分高いの
で、第２の溝１１の底面にはチャネルストッパー用のＰ
型拡散層１４が形成されない。
オンＢ+ の注入により第１の溝１０の底面の基板表面部
にチャネルストッパー用のＰ型拡散層１４を形成する。
この際、イオン注入を基板上面に対して７〜４５度傾け
て行うことにより、溝１０、１１の側面にもボロンイオ
ンが注入された第２の半導体領域９１ａおよび第３の半
導体領域９２ａを形成する。この場合、上記Ｐ型拡散層
１４の濃度よりもＮ型埋め込み層２の濃度が十分高いの
で、第２の溝１１の底面にはチャネルストッパー用のＰ
型拡散層１４が形成されない。
【００３９】続いて、基板上面にポリシリコン膜を前記
溝１０、１１の幅よりも薄く（１５０ｎｍ程度）堆積
し、溝１０、１１の側面にポリシリコン膜１５を残すよ
うに異方性イオンエッチングを行う。
溝１０、１１の幅よりも薄く（１５０ｎｍ程度）堆積
し、溝１０、１１の側面にポリシリコン膜１５を残すよ
うに異方性イオンエッチングを行う。
【００４０】この後、図４（ｄ）に示すように、弗化ア
ンモンなどを用いたウェットエッチングにより、溝底部
の熱酸化膜１３を除去する。これにより、後述する工程
で溝内部に堆積するポリシリコンが基板とコンタクトさ
れるようになる。この後、図５（ａ）乃至（ｃ）に示す
ように、図２（ａ）乃至（ｃ）を参照して前述した工程
と同様の工程を実施する。
ンモンなどを用いたウェットエッチングにより、溝底部
の熱酸化膜１３を除去する。これにより、後述する工程
で溝内部に堆積するポリシリコンが基板とコンタクトさ
れるようになる。この後、図５（ａ）乃至（ｃ）に示す
ように、図２（ａ）乃至（ｃ）を参照して前述した工程
と同様の工程を実施する。
【００４１】即ち、図５（ａ）に示すように、前記溝１
０、１１の内部を埋めるようにポリシリコン膜を基板上
面に２μｍ程度堆積させる。その後、表面研磨法によ
り、前記ＣＶＤ酸化膜６が表面に露呈するまで上記ポリ
シリコン膜をエッチングする。さらに、上記ＣＶＤ酸化
膜６を弗化アンモンなどによりエッチングした後、再
度、表面研磨法により、上記ポリシリコン膜を前記窒化
膜５の表面まで平坦化する。これにより、溝１０、１１
の内部に対応して埋め込まれたポリシリコン１６、１７
が残る。その後、イオン注入などにより、上記ポリシリ
コン１６、１７にリンなどのＮ型不純物をドープする。
０、１１の内部を埋めるようにポリシリコン膜を基板上
面に２μｍ程度堆積させる。その後、表面研磨法によ
り、前記ＣＶＤ酸化膜６が表面に露呈するまで上記ポリ
シリコン膜をエッチングする。さらに、上記ＣＶＤ酸化
膜６を弗化アンモンなどによりエッチングした後、再
度、表面研磨法により、上記ポリシリコン膜を前記窒化
膜５の表面まで平坦化する。これにより、溝１０、１１
の内部に対応して埋め込まれたポリシリコン１６、１７
が残る。その後、イオン注入などにより、上記ポリシリ
コン１６、１７にリンなどのＮ型不純物をドープする。
【００４２】さらに、図５（ｂ）に示すように、窒化膜
を約１００ｎｍ程度堆積し、パターニングを行って窒化
膜パターン１８を形成し、通常の選択酸化法と同様に約
８００ｎｍの酸化を行うことにより、フィールド領域１
９の基板および溝内のポリシリコン１６、１７の表面を
酸化する。
を約１００ｎｍ程度堆積し、パターニングを行って窒化
膜パターン１８を形成し、通常の選択酸化法と同様に約
８００ｎｍの酸化を行うことにより、フィールド領域１
９の基板および溝内のポリシリコン１６、１７の表面を
酸化する。
【００４３】その後、図５（ｃ）に示すように、基板上
面に絶縁膜２０を堆積し、コンタクトホールを開孔した
後、スパッタ法によりアルミニウム膜を蒸着し、パター
ニングを行うことにより、コレクタ電極２１、ベース電
極２２、エミッタ電極２３を形成する。これにより、図
３に示したような平面パターンを有するトランジスタが
形成される。上記したような第２実施例のラテラルＰＮ
Ｐトランジスタによれば、第１実施例のラテラルＰＮＰ
トランジスタと同様の効果が得られる。
面に絶縁膜２０を堆積し、コンタクトホールを開孔した
後、スパッタ法によりアルミニウム膜を蒸着し、パター
ニングを行うことにより、コレクタ電極２１、ベース電
極２２、エミッタ電極２３を形成する。これにより、図
３に示したような平面パターンを有するトランジスタが
形成される。上記したような第２実施例のラテラルＰＮ
Ｐトランジスタによれば、第１実施例のラテラルＰＮＰ
トランジスタと同様の効果が得られる。
【００４４】しかも、第２の半導体領域（コレクタ）９
１ａおよび第３の半導体領域（エミッタ）９２ａがイオ
ン注入を基板上面に対して傾けて行うことにより形成さ
れていることによる効果が得られる。即ち、コレクタ、
エミッタの有効面積が溝１０、１１の深さ方向に沿って
大きくとれるので、従来のラテラルＰＮＰトランジスタ
よりも電流を多く流すことができる。
１ａおよび第３の半導体領域（エミッタ）９２ａがイオ
ン注入を基板上面に対して傾けて行うことにより形成さ
れていることによる効果が得られる。即ち、コレクタ、
エミッタの有効面積が溝１０、１１の深さ方向に沿って
大きくとれるので、従来のラテラルＰＮＰトランジスタ
よりも電流を多く流すことができる。
【００４５】その結果、従来のラテラルＰＮＰトランジ
スタと比べて、周波数特性、電流特性が向上する。従っ
て、電流をある程度流すラテラルＰＮＰトランジスタを
実現するために、従来は多数のトランジスタを形成して
並列に接続していたが、上記実施例のラテラルＰＮＰト
ランジスタでは、少数のトランジスタで済み、ラテラル
ＰＮＰトランジスタを搭載した集積回路チップの集積度
が向上する。
スタと比べて、周波数特性、電流特性が向上する。従っ
て、電流をある程度流すラテラルＰＮＰトランジスタを
実現するために、従来は多数のトランジスタを形成して
並列に接続していたが、上記実施例のラテラルＰＮＰト
ランジスタでは、少数のトランジスタで済み、ラテラル
ＰＮＰトランジスタを搭載した集積回路チップの集積度
が向上する。
【００４６】なお、上記各実施例において、エミッタ９
２の構造やベース取り出し構造を従来と同様の構成と
し、コレクタ部だけを上記実施例で述べたように構成す
ることも可能である。即ち、上記実施例では、エミッタ
９２を第２の溝１１に接して形成しているが、エミッタ
を従来と同様の構造で形成してもよい。
２の構造やベース取り出し構造を従来と同様の構成と
し、コレクタ部だけを上記実施例で述べたように構成す
ることも可能である。即ち、上記実施例では、エミッタ
９２を第２の溝１１に接して形成しているが、エミッタ
を従来と同様の構造で形成してもよい。
【００４７】また、第２の溝１１内のポリシリコン１７
を使用してベース電極２２を取り出しているが、第２の
溝１１内を全て絶縁体で埋め込み、あるいは、第２の溝
１１を形成しないで、ベース電極取り出しを従来と同様
の構造で形成して工程数を削減するようにしてもよい。
を使用してベース電極２２を取り出しているが、第２の
溝１１内を全て絶縁体で埋め込み、あるいは、第２の溝
１１を形成しないで、ベース電極取り出しを従来と同様
の構造で形成して工程数を削減するようにしてもよい。
【００４８】また、素子分離用の第１の溝１０は、酸化
膜１３および不純物がドープされたポリシリコン１６が
埋め込まれているが、これに限らず、要するに素子分離
に必要な絶縁構造を有すればよい。
膜１３および不純物がドープされたポリシリコン１６が
埋め込まれているが、これに限らず、要するに素子分離
に必要な絶縁構造を有すればよい。
【００４９】
【発明の効果】上述したように本発明によれば、コレク
タ・ベース間寄生容量が極力小さて周波数特性が良好で
あり、しかも、電流容量の大きいラテラル構造のバイポ
ーラトランジスタを有する半導体集積回路およびその製
造方法を実現することができる。
タ・ベース間寄生容量が極力小さて周波数特性が良好で
あり、しかも、電流容量の大きいラテラル構造のバイポ
ーラトランジスタを有する半導体集積回路およびその製
造方法を実現することができる。
【図１】本発明の第１実施例のラテラルＰＮＰトランジ
スタの製造方法の主要工程の一部における半導体ウェハ
の断面構造を示す図。
スタの製造方法の主要工程の一部における半導体ウェハ
の断面構造を示す図。
【図２】図１の工程に続く工程における半導体ウェハの
断面構造を示す図。
断面構造を示す図。
【図３】図１および図２の製法により形成されたラテラ
ルＰＮＰトランジスタの平面パターンの一例を示す図。
ルＰＮＰトランジスタの平面パターンの一例を示す図。
【図４】本発明の第２実施例のラテラルＰＮＰトランジ
スタの製造方法の主要工程の一部における半導体ウェハ
の断面構造を示す図。
スタの製造方法の主要工程の一部における半導体ウェハ
の断面構造を示す図。
【図５】図４の工程に続く工程における半導体ウェハの
断面構造を示す図。
断面構造を示す図。
【図６】従来のラテラルＰＮＰトランジスタの一部を示
す断面図。
す断面図。
１…半導体基板、２…Ｎ型埋め込み層、３…Ｎ型エピタ
キシャル層（第１の半導体領域）、４…熱酸化膜、５…
シリコン窒化膜、６…ＣＶＤ酸化膜、７…ＢＳＧ膜、９
１、９１ａ…Ｐ型拡散層（第２の半導体領域）、９２、
９２ａ…Ｐ型拡散層（第３の半導体領域）、１０…第１
の溝、１１…第２の溝、１３…熱酸化膜、１４…チャネ
ルストッパー用のＰ型拡散層、１５…ポリシリコン膜、
１６、１７…ポリシリコン、１９…フィールド領域、２
０…絶縁膜、２１…コレクタ電極、２２…ベース電極、
２３…エミッタ電極。
キシャル層（第１の半導体領域）、４…熱酸化膜、５…
シリコン窒化膜、６…ＣＶＤ酸化膜、７…ＢＳＧ膜、９
１、９１ａ…Ｐ型拡散層（第２の半導体領域）、９２、
９２ａ…Ｐ型拡散層（第３の半導体領域）、１０…第１
の溝、１１…第２の溝、１３…熱酸化膜、１４…チャネ
ルストッパー用のＰ型拡散層、１５…ポリシリコン膜、
１６、１７…ポリシリコン、１９…フィールド領域、２
０…絶縁膜、２１…コレクタ電極、２２…ベース電極、
２３…エミッタ電極。
Claims (6)
- 【請求項１】 第１導電型の半導体基板と、 この半導体基板の表面に形成された第２導電型の第１の
半導体領域と、 この第１の半導体領域の表面にほぼ垂直な方向に形成さ
れ、上記第１の半導体領域を複数の領域に分離する素子
分離用の第１の溝と、 前記第１の半導体領域内で上記第１の溝に接して形成さ
れた第１導電型の第２の半導体領域と、 前記第１の半導体領域内で上記第２の半導体領域と対向
して形成された第１導電型の第３の半導体領域とを具備
することを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 さらに、前記第１の半導体領域の表面にほぼ垂直な方向
に形成され、少なくとも内周面に絶縁体が形成された第
２の溝を有し、 前記第３の半導体領域は、上記第２の溝に接して形成さ
れていることを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 前記第２の溝は、前記第１の溝よりも深さが浅く、か
つ、前記第２の半導体領域よりも深く形成されており、 前記第２の溝内には導電体が埋め込まれており、その底
面が前記第１の半導体領域にコンタクトしていることを
特徴とする半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記第１の半導体領域をベース、前記第２の半導体領域
をコレクタ、前記第３の半導体領域をエミッタとするＰ
ＮＰトランジスタが形成されていることを特徴とする半
導体集積回路。 - 【請求項５】 第１導電型の半導体基板に第２導電型の
埋め込み層を形成する工程と、 上記半導体基板および埋め込み層の上にエピタキシャル
成長させ、第２導電型の第１の半導体領域を形成する工
程と、 上記第１の半導体領域の上に第１の絶縁膜を形成し、こ
の絶縁膜のうちで溝を形成すべき位置を開孔する工程
と、 上記工程により形成された開孔部のうちの少なくとも一
部から前記第１の半導体領域に第１導電型の不純物を導
入し、第２の半導体領域を形成する工程と、 前記開孔部から前記半導体基板に達する溝を形成し、こ
の溝により前記第１の半導体領域を複数に分離する工程
と、 前記第２の半導体領域を含む第２導電型の半導体領域で
第２の半導体領域に対向して第１導電型の第３の半導体
領域を形成する工程とを具備することを特徴とする半導
体集積回路の製造方法。 - 【請求項６】 第１導電型の半導体基板に第２導電型の
埋め込み層を形成する工程と、 上記半導体基板および埋め込み層の上にエピタキシャル
成長させ、第２導電型の第１の半導体領域を形成する工
程と、 上記第１の半導体領域の上に第１の絶縁膜を形成し、こ
の絶縁膜のうちで溝を形成すべき位置を開孔する工程
と、 上記工程により形成された開孔部から前記半導体基板に
達する第１の溝および前記埋め込み層に達する第２の溝
を形成する工程と、 上記第１の溝の内周面および第２の溝の内周面に絶縁膜
を形成する工程と、 前記第１の半導体領域の前記第１の溝に接する部分に第
１導電型の不純物を導入して第２の半導体領域を形成す
ると共に前記第２の溝に接する部分に第１導電型の不純
物を導入して第３の半導体領域を形成する工程と、 前記第１の溝内に絶縁体を埋め込んで前記第１の半導体
領域を複数に分離する工程と、 前記第２の溝内に導電体を埋め込む工程とを具備するこ
とを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29575792A JP3207561B2 (ja) | 1992-11-05 | 1992-11-05 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29575792A JP3207561B2 (ja) | 1992-11-05 | 1992-11-05 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151442A true JPH06151442A (ja) | 1994-05-31 |
| JP3207561B2 JP3207561B2 (ja) | 2001-09-10 |
Family
ID=17824776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29575792A Expired - Lifetime JP3207561B2 (ja) | 1992-11-05 | 1992-11-05 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3207561B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012011225A1 (ja) * | 2010-07-21 | 2012-01-26 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-11-05 JP JP29575792A patent/JP3207561B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012011225A1 (ja) * | 2010-07-21 | 2012-01-26 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2012028474A (ja) * | 2010-07-21 | 2012-02-09 | Panasonic Corp | 半導体装置及びその製造方法 |
| US8710621B2 (en) | 2010-07-21 | 2014-04-29 | Panasonic Corporation | Bipolar transistor with diffused layer between deep trench sidewall and collector diffused layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3207561B2 (ja) | 2001-09-10 |
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