CN100533680C - 双极晶体管及其制造方法 - Google Patents

Abstract

本发明提供了一种在标准的CMOS浅沟槽隔离区域的沟槽(4、44)中集成的具有降低的集电极串联电阻的双极晶体管。该双极晶体管包括在一个制造步骤中制造的集电极区域(6、34)，因此具有较短的导电路径，降低了集电极串联电阻，改善了双极晶体管的高频性能。双极晶体管还包括基极区域(8、22、38)和发射极区域(10、24、39)，基极区域的第一部分位于沟槽(4、44)底部上的集电极区域(6、34)的选定部分上，发射极区域位于基极区域(8、22、38)的第一部分的选定部分上。基极接触(11、26、51)在绝缘区域(2、42)上的基极区域(8、22、38)的第二部分上与基极区域(8、22、38)电接触。集电极区域(6、34)在突起(5、45)的顶部上与集电极接触(13、25、50)电接触。

Description

双极晶体管及其制造方法

技术领域

本发明涉及双极晶体管及其制造方法。

背景技术

在WO 03/100845中，公开了一种制造双极晶体管的方法，其中衬底提供有两个浅沟槽隔离区域以及覆盖在衬底上的绝缘层。此外，提供三个不同的集电极层，用于形成集电极到衬底表面的导电路径，包括在两个浅沟槽隔离区域之间的N型集电极外延层，掩埋的集电极n层和n柱塞(plug)热沉(sinker)。在绝缘层上形成包括导电层的层结构，之后蚀刻晶体管开口区域穿过导电层。之后，在晶体管区域开口的内壁上沉积SiGe基极层，由此电连接SiGe基极层与导电层和N型集电极外延层。

已经发现，这样制造的双极晶体管的集电极表现出相当大的寄生串联电阻，由此降低了双极晶体管的性能，例如频率响应。另一个缺点是需要堆叠的层，以便产生其中形成双极晶体管的晶体管开口区域，这增加了制造步骤的数量，因此增加制造成本。

发明内容

本发明的目标是提供一种制造具有降低的集电极串联电阻的双极晶体管的方法。按照本发明，通过提供如权利要求1所述的一种制造双极晶体管的方法来实现此目标。

该制造方法提供集电极区域，由于仅由一种半导体材料构成并在一个制造步骤中制造，因此集电极区域是单一的。单一的集电极区域实现了集电极区域的较短的导电路径，导致降低了集电极电阻，对双极晶体管的高频性能具有正面影响。另一个优点是，通过减少数量的制造步骤形成集电极区域。本发明的另一个优点是，使用标准的CMOS浅沟槽隔离来形成双极晶体管的晶体管开口区域，由此减少了制造步骤的数量。

在本发明第一实施例中，可以在突起顶部表面上的集电极区域的选定部分上形成到集电极区域的电连接，这是有利的，因为建立了到单一的集电极区域的直接的电连接，而不需要额外的制造步骤，例如注入步骤。

在一个实施例中，形成第三半导体材料的基极区域，基极区域具有覆盖在沟槽底部上暴露的集电极区域的选定部分上的第一部分、至少在一部分绝缘区域上延伸的第二部分和覆盖沟槽的第一侧壁的第三部分。该制造方法的优点在于，基极区域是单一区域，其中在沟槽的底部上制造基极到集电极的结，同时在基极区域的第二部分的选定部分上提供到基极区域的导电连接，而在现有技术中，需要不止一层和不止一个制造步骤来制造基极区域。另一个优点在于，基极到集电极的电容只限于基极区域的第一部分。

在另一个实施例中，可以采用外延生长产生集电极区域，外延生长只在暴露的半导体区域上形成半导体区域。该方法的优点在于，形成了完全自对准的集电极区域。另一个优点在于，该方法通过在集电极区域的外延生长期间添加一种或更多种掺杂剂，增加了优化集电极轮廓的自由度。

在一个实施例中，公开了一种制造方法，其中通过金属层部分地替代集电极区域的半导体材料，由此有利地降低了集电极电阻。

按照本发明制造的双极晶体管，具有单一的集电极区域、基极区域和发射极区域，该集电极区域同时提供了双极晶体管所需的集电极以及到集电极接触的导电连接，该基极区域同时提供了双极晶体管所需的基极以及到基极接触的导电连接，该发射极区域同时提供了双极晶体管所需的发射极以及到发射极接触的导电连接。由于降低的集电极串联电阻，因此相对于现有技术的注入的集电极区域，单一的集电极区域改善了双极晶体管的高频性能。

附图说明

将参照附图进一步说明和描述本发明的这些和其他方面，其中：

图1—5显示了按照本发明一个实施例制造双极晶体管的各个阶段；以及

图6—9显示了按照本发明另一个实施例制造双极晶体管的各个阶段；以及

图10—15显示了按照本发明又一个实施例制造双极晶体管的各个阶段；以及

图16—18显示了按照本发明再一个实施例制造双极晶体管的各个阶段。

具体实施方式

附图没有按比例绘制。通常，在附图中由相同的附图标记表示同样的部件。

图1显示了包括硅衬底1的初始结构，硅衬底1提供有使用标准CMOS制造技术制造的两个浅沟槽隔离区域2和3。浅沟槽隔离区域2和3可以包括二氧化硅或任何其他的绝缘材料。

接下来，如图2所示，形成抗蚀剂层99，并采用光刻技术形成晶体管开口区域98，露出一部分浅沟槽隔离区域2和一部分硅衬底1。相对于硅衬底1选择性地蚀刻浅沟槽隔离区域2的暴露部分。此时形成沟槽4和突起5，突起5包含硅衬底1。沟槽4具有与浅沟槽隔离区域2相邻的第一侧壁，与突起5相邻的第二侧壁以及使硅衬底1暴露的底部。

在去除抗蚀剂层99之后，只在暴露的硅衬底1上外延生长形成硅层，由此形成集电极区域6，如图3所示。此制造步骤以自对准方式在沟槽4的底部、沟槽4的第二侧壁以及突起5的顶部表面形成了集电极区域6，而隔离区域2和3的表面没有覆盖硅。随后使用传统的沉积和蚀刻技术形成绝缘间隔物7。在此情况下，间隔物7由L形氮化硅间隔物和D形二氧化硅间隔物构成，但是也可以采用任何其他的绝缘材料或形状来形成间隔物7。

在形成间隔物7之后，采用外延生长形成基极区域8，如图4所示。基极区域8包括覆盖在沟槽4底部上暴露的集电极区域6的选定部分上的第一部分，至少在一部分绝缘区域2上延伸的第二部分，和覆盖沟槽4的第一侧壁的第三部分。基极区域8可以包括硅或硅锗或其他适合的半导体材料。间隔物7定义了本征集电极区域，该集电极区域包括由基极区域8覆盖的、在沟槽4底部上的一部分集电极区域6，由此形成了基极—集电极结。在接下来的步骤中，使用传统的沉积和蚀刻技术形成两个间隔物9。同样，在此情况下，间隔物9由L形氮化硅间隔物和D形二氧化硅间隔物构成，但是也可以采用任何其他的绝缘材料或形状来形成间隔物9。

之后，如图5所示，通过沉积多晶硅层或单晶硅层来形成发射极区域10。间隔物9定义了本征基极区域，该基极区域包括由发射极区域10覆盖的基极区域8的第一部分的一部分。采用化学机械抛光(CMP)使基极区域8与发射极区域10分开，以便暴露基极区域8的第二部分的一部分，暴露突起5上的集电极区域6的一部分，并且平坦化该器件的表面。在定义的时间量之后，可以停止CMP制造步骤，但是也可以增加一层，用作停止层。以此方式，CMP制造步骤同时形成到基极区域8的第二部分的一部分的电连接，到突起5上集电极区域6的电连接。接下来，使用标准的CMOS制造技术制造集电极接触13、基极接触11和发射极接触12。使用CMP制造步骤暴露的、在突起5上的集电极区域6的那部分上形成集电极接触13，并在使用CMP制造步骤暴露的基极区域8的第二部分的那部分上形成基极接触11。

为了制造双极晶体管，如图1—5所示，只使用一个掩模(masking)步骤。集电极区域6、基极区域8和发射极区域10全部都与该掩模自对准而形成。集电极区域6和基极区域8都包括本征和非本征的部分，本征部分是发生双极晶体管作用的部分，是集电极—基极和基极—发射极结，非本征部分形成到各个本征部分的导电连接。非本征部分引入了不需要的的寄生器件，降低了本征双极晶体管的性能。在此实施例中，自对准地形成非本征的基极和集电极部分，并且分别位于分别形成了本征基极和集电极部分的相同的基极、集电极层中。集电极区域6具有相当短的非本征部分，因此具有相对较短的寄生电阻路径。因此，相对于其中由三个不同的注入的集电极区域定义集电极电阻路径的现有技术，实现了集电极电阻降低和双极晶体管的频率性能改善。

图6—9显示了按照本发明另一个实施例的制造步骤，其中使用光刻技术来定义集电极、基极和发射极区域。

图6显示了其中按照与前述实施例相同方式制造形成的集电极区域6的情况。在形成集电极区域6之后，沉积二氧化硅层21，并使用光刻技术在二氧化硅层21中蚀刻窗口，以便暴露覆盖沟槽4底部的集电极区域6的一部分，由此定义了集电极区域6的本征部分。

接下来，如图7所示，采用外延生长形成基极区域22，基极区域22可以包括硅或硅锗或其他适合的半导体材料。基极区域22包括覆盖在沟槽4底部上的集电极区域6的本征部分上的第一部分、至少在一部分绝缘区域2上延伸的第二部分和至少在一部分突起5上延伸的第三部分。之后，在基极区域22上沉积介电层23。介电层23可以包括二氧化硅、氮化硅或任何其他的绝缘材料或其组合。

随后，如图8所示，使用光刻技术在介电层23中蚀刻窗口，以便暴露出基极区域22的第一部分的一部分，由此定义了基极区域22的本征部分。接下来通过多晶硅层的沉积以及随后的图形化形成发射极区域24，由此形成基极—发射极结。

之后，通过使用光刻和蚀刻去除基极区域22的第三部分的一部分，如图9所示。以此方式，暴露突起5顶部表面上的集电极区域6的一部分，用于通过蚀刻穿过二氧化硅层21制造集电极接触。接下来，使用标准的CMOS制造技术制造集电极接触25、基极接触26和发射极接触27。在突起5上集电极6的暴露部分上形成集电极接触25，并在基极区域22的第二部分的一部分上形成基极接触26。

在此实施例中，采用光刻技术形成本征基极和集电极部分，而先前的实施例是以自对准方式形成本征基极和集电极部分。在两个实施例中，分别在相同的基极、集电极层中形成本征的基极和集电极部分以及非本征的基极和集电极部分。

图10—15显示了按照本发明另一个实施例的制造步骤，其中使用CMOS多晶硅栅极制造双极晶体管。

在此实施例中，如图10所示，硅衬底41提供有两个浅沟槽隔离区域42和43、包括栅极氧化层31的堆叠、在CMOS部分中用作栅极电极的多晶硅层32、以及硬掩模33，硬掩模33包括二氧化硅、氮化硅或其组合。

如图11所示，在硬掩模中形成窗口，由此定义制造双极晶体管的区域。之后，各向同性地蚀刻多晶硅层32，由此去除覆盖在衬底的顶部表面和浅沟槽隔离区域42和43的一部分顶部表面上的多晶硅层32，并暴露出多晶硅层32的侧壁。接下来，采用包括例如HF基蚀刻溶液的湿法蚀刻去除暴露的栅极氧化物层31，由此暴露硅衬底1和浅沟槽隔离区域2和3。随后，通过采用各向异性和各向同性蚀刻步骤的组合蚀刻硅衬底41来形成沟槽44和突起45，以便获得在硬掩模33下欠蚀刻的硅衬底41。沟槽44具有与浅沟槽隔离区域42相邻的第一侧壁、与突起45相邻的第二侧壁以及暴露出衬底41的底部。

接下来，如图12所示，只在暴露的硅衬底41和多晶硅层32上外延生长形成硅层，由此形成集电极区域34和两个硅区域35。此制造步骤以自对准方式在沟槽44的底部、沟槽44的第二侧壁以及突起45的顶部表面上形成集电极区域34。硅区域35完全覆盖多晶硅层32的暴露的侧壁，由此填充了硬掩模33与浅沟槽隔离区域42和43之间的空间。随后，使用传统的沉积和蚀刻技术形成绝缘间隔物36。间隔物36覆盖了沟槽44的第一侧壁和集电极区域34的覆盖沟槽44第二侧壁的一部分。硬掩模33与浅沟槽隔离区域42之间的空间没有填充介电材料的间隔物36，可以通过沉积具有较差台阶覆盖性的介电材料形成间隔物36，或者通过热生长二氧化硅形成间隔物36来获得该介电材料。

之后，如图13所示，采用外延生长形成基极区域38，由此填充了硬掩模33与浅沟槽隔离区域42之间的空间，覆盖了间隔物36，覆盖了位于沟槽44底部上的暴露的集电极区域34，并覆盖了硬掩模33的暴露区域。基极区域38可以包括硅或硅锗或其它适合的半导体材料。间隔物36定义了本征集电极区域，该集电极区域包括由基极区域38覆盖的、在沟槽44底部上的一部分集电极区域34，由此形成了基极—集电极结。随后，使用传统的沉积和蚀刻技术形成两个间隔物37。间隔物37可以包括二氧化硅或可以用于间隔物形成的任何其他的介电材料。

之后，如图14所示，通过沉积多晶硅层，接着使用CMP制造步骤去除覆盖在硬掩模33上的发射极区域39和基极区域38，在顶部表面上形成发射极区域39，所述CMP步骤停止在硬掩模33上。之后，使用标准的蚀刻技术去除硬掩模33。间隔物37定义了本征基极区域，本征基极区域包括在沟槽44底部上延伸的一部分基极区域38，在此处发射极区域39与基极区域38接触，由此形成了发射极—基极结。

接下来，如图15所示，使用CMOS多晶硅栅极掩模，通过图形化和蚀刻来去除多晶硅区域35和多晶硅层32。之后，使用标准的CMOS制造技术制造集电极接触50、基极接触51和发射极接触52。在位于突起45上的集电极区域34的一部分上形成集电极接触50，在位于绝缘区域42上的基极区域38的一部分上形成基极接触51。

该实施例有利地使用CMOS多晶硅栅极层32来制造具有单一的基极和单一的集电极区域的双极晶体管。按照与图1—5所述实施例类似的自对准方式形成本征基极和集电极部分。

图16—18显示了按照本发明另一个实施例的制造步骤，其中由金属层替代集电极区域的半导体材料的选定部分。

除了此实施例中的集电极区域6的外延硅层包括硅锗(SiGe)层61和硅层62的堆叠之外，该制造方法与图1—5所示的方法相同。而且，在此情况下，用于使基极区域8与发射极区域10分开的CMP步骤使得SiGe层61暴露，如图16所示，因此通过CMP步骤去除了位于突起5上的硅层62的暴露部分。

接下来，如图17所示，沉积并图形化绝缘层，由此形成掩模层63，掩模层63定义了接触区域。随后，相对于包含在突起5、硅层62和硅衬底1中的硅，选择性地去除SiGe层61，由此产生了集电极区域空间(space collector region)64。

之后，如图18所示，采用钨填充集电极区域空间64，由此产生了钨集电极区域65，与含有硅的集电极区域6相比进一步减小了集电极电阻。显而易见，也能够采用另一种金属填充集电极区域空间64。在这一点上，该制造方法延续图5所示的方法，形成集电极接触13、基极接触11和发射极接触12。

总之，本发明提供了一种在标准的CMOS浅沟槽隔离区域的沟槽中集成的具有降低的集电极串联电阻的双极晶体管。该双极晶体管包括在一个制造步骤中制造的集电极区域，因此具有较短的导电路径，降低了集电极串联电阻，改善了双极晶体管的高频性能。双极晶体管还包括基极区域和发射极区域，基极区域的第一部分位于沟槽底部上的集电极区域的选定部分上，发射极区域位于基极区域的第一部分的选定部分上。基极接触在位于绝缘区域上的基极区域的第二部分上与基极区域电接触。集电极区域在突起顶部与集电极接触电接触。

应当注意，上述实施例示意性而非限制性地说明了本发明，在不脱离后附权利要求范围的情况下，本领域技术人员能够设计许多替代实施例。在权利要求中，放置在括号之间的任何附图标记不应当构成对权利要求的限制。单词“包括”不排除存在权利要求中所列的元件或步骤之外存在着其他元件或步骤。元件之前的冠词不排除存在着多个这样的元件。

Claims (11)

1.一种制造双极晶体管的方法，该方法包括以下步骤：

提供半导体衬底(1、41)，半导体衬底具有与沟槽(4、44)相邻的第一绝缘材料的绝缘区域(2、42)，所述沟槽(4、44)与第一半导体材料的突起(5、45)相邻，并包括与绝缘区域(2、42)相邻的第一侧壁、使半导体衬底(1、41)暴露的底部以及与突起(5、45)相邻的第二侧壁；以及

在沟槽(4、44)的底部和第二侧壁以及突起(5、45)的顶部表面上形成第二半导体材料的双极晶体管的集电极区域(6、34)。

2.如权利要求1所述的方法，进一步包括形成到突起(5、45)的顶部表面上的集电极区域(6、34)选定部分的电连接的步骤。

3.如权利要求1所述的方法，进一步包括形成第三半导体材料的双极晶体管的基极区域(8、22、38)的步骤，基极区域(8、22、38)具有覆盖在沟槽(4、44)底部上暴露的集电极区域(6、34)的选定部分上的第一部分、至少在一部分绝缘区域(2、42)上延伸的第二部分和覆盖沟槽(4、44)的第一侧壁的第三部分。

4.如权利要求3所述的方法，进一步包括形成第四半导体材料的双极晶体管的发射极区域(10、24、39)的步骤，发射极区域(10、24、39)覆盖基极区域(8、22、38)的第一部分的选定部分。

5.如权利要求1所述的方法，其中采用外延生长形成集电极区域(6、34)。

6.如权利要求3所述的方法，其中采用外延生长形成基极区域(8、22、38)。

7.如权利要求3所述的方法，进一步包括形成到基极区域(8、22、38)的第二部分的一部分的电连接的步骤。

8.如权利要求4所述的方法，进一步包括以下步骤：

去除第二半导体材料的选定部分，由此产生集电极区域空间(64)；以及

采用金属层(65)填充集电极区域空间(64)。

9.如权利要求8所述的方法，其中金属层(65)包括钨。

10.一种双极晶体管，包括：

半导体衬底(1、41)，半导体衬底具有与沟槽(4、44)相邻的第一绝缘材料的绝缘区域(2、42)，所述沟槽(4、44)与第一半导体材料的突起(5、45)相邻，并包括与绝缘区域(2、42)相邻的第一侧壁、使半导体衬底(1、41)暴露的底部以及与突起(5、45)相邻的第二侧壁；

在沟槽(4、44)的底部和第二侧壁以及突起(5、45)的顶部表面上延伸的导电材料的集电极区域(6、34)；

第三半导体材料的基极区域(8、22、38)，基极区域(8、22、38)具有覆盖在沟槽(4、44)底部上暴露的集电极区域(6、34)的选定部分上的第一部分、至少在一部分绝缘区域(2、42)上延伸的第二部分和覆盖沟槽(4、44)的第一侧壁的第三部分；和

第四半导体材料的发射极区域(10、24、39)，发射极区域(10、24、39)在基极区域(8、22、38)的第一部分的选定部分上与基极区域(8、22、38)接触。

11.如权利要求10所述的双极晶体管，进一步包括：

在突起(5、45)的顶部表面上电连接到集电极区域(6、34)的集电极接触(13、25、50)；

在绝缘区域(2、42)上电连接到基极区域(8、22、38)的基极接触(11、26、51)；和

电连接到发射极区域(10、24、39)的发射极接触(12、27、52)。

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